http://mikroshema.hitbb.ru/ Микросхемотехника ru-ru Wed, 28 Dec 2011 00:53:07 +0400 MyBB/mybb.ru http://mikroshema.hitbb.ru/viewtopic.php?pid=36#p36 <p>Суматором називається комбінаційний логічний пристрій, призначений для виконання операції арифметичного складання чисел, представлених у вигляді двійкових кодів.<br />Суматори є одним з основних вузлів арифметико-логічного пристрою.<br />В багаторозрядному суматорі паралельної дії, згідно визначення, операції складання повинні виконуватися одночасно по всіх розрядах заданих двійкових чисел. З цього виходить, що такий суматор повинен мати окремі апаратні засоби для виконання складання в кожному розряді.<br />Розглянемо типову структуру 4-розрядного суматора, виконаного з використанням трьох однорозрядних суматорів та одного напівсуматора (рисунок 45). Розряди кодів складників подаються на відповідні входи суматорів, виходи суми яких приєднуються до перших входів логічних елементів І, що використовуються в якості вихідних ключів, на другі входи яких подається сигнал Z, що визначає момент зчитування результату. Вихід сигналу перенесення суматора нульового розряду подається на вхід перенесення суматора першого розряду і т.д.<br />Отже, для отримання на виході сигналу, що дорівнює реальній сумі вхідних кодів, необхідно, щоб сигнал перенесення послідовно сформувався на виходах суматорів всіх розрядів. Таким чином, незалежно від того, що для складання в кожному розряді використовується окремий суматор, реальний час виконання операції в даній схемі визначається послідовним перенесенням сигналу Р із розряду в розряд. Тому, результат, що може бути знятий на виході схеми через час, рівний часу складання в одному розряді, не буде реальним значенням потрібної суми.</p> <p>Рисунок 45 – Структурна схема паралельного багаторозрядного суматора з паралельним перенесенням.<br />Для виключення отримання хибного значення результату на виході схеми встановлені елементи І. Сигнал Z на виходах цих елементів повинен з’являтися не раніше, ніж після послідовної передачі сигналу перенесення по всіх розрядах суматорів.<br />Слід зазначити, що реально схеми багато розрядних суматорів складаються лише з однорозрядних суматорів, що дозволяє, використовуючи їх послідовне включення, збільшити розрядність кодів складників.<br />Операцію складання двох багато розрядних слів можна реалізувати за допомогою лише одного однорозрядного суматора. Цей суматор послідовно, розряд за розрядом, починаючи з молодшого, виконує операцію складання&#160; у відповідних розрядах. Однак отримане таким чином спрощення апаратних засобів призводить до суттєвого зниження швидкодії пристрою.<br />Розглянемо типову схему багато розрядного суматора послідовної дії (рисунок 48).<br />Для реалізації такого пристрою потрібні три регістри зсуву, один D-тригер та один однорозрядний суматор. При цьому входи синхронізації одного з регістрів зсуву та D-тригера повинні бути інверсними відносно входів двох інших регістрів зсуву.<br />Розглянемо роботу даної схеми. Для складання двох кодів вони попередньо повинні бути записані в регістри зсуву DD1 та DD2. При цьому неважливо, яким чином (послідовним чи паралельним) це виконувалося. Головною вимогою є таке розміщення коду в розрядних схемах регістрів, при якому в його старші розряди Qn записуються сигнали логічного 0, а в розряди Qn-1 – молодші розряди кодів складників.<br /> </p> <p>Рисунок 46 – Структурна схема багаторозрядного суматора послідовної дії.</p> <p>Отже, для складання двох n-розрядних кодів необхідні (n+1)-розрядні регістри. Зазначені умови розміщенні повинні виконуватись при використанні регістрів, що зсувають ліворуч.<br /> Перед виконанням операції D-тригер повинен бути скинутим. Стан розрядних схем регістра DD5 прийому результату – байдужий.<br /> Складання вимагає подачі на тактовий вхід пристрою n імпульсів синхронізації. Причому початковий перепад першого імпульсу синхронізації повинен бути активним для входів С регістрів DD1 та DD2 зберігання кодів складників.<br /> По фронту імпульса синхронізації на входах Qn регістрів зсуву DD1 та DD2 з’являються значення молодших розрядів кодів складників (x0,y0), оскільки на виході Q D-тригера DD3 присутній нульовий сигнал, на виході однорозрядного суматора DD4 через час складання будуть сформовані сигнали суми і перенесення для молодших розрядівє по спаду імпульсу синхронізації отримані значення перепишуться відповідно в молодший розряд регістру зсуву DD5 та D-тригер DD3. Таким чином, до надходження наступного імпульсу синхронізації в D-тригері буде зберігатися сигнал перенесення, отриманий при складанні молодших розрядів заданих, кодів, а розряді Q0 регістру зсуву DD5 – молодший розряд суми.<br /> Фронт другого імпульсу синхронізації перепише з Qn-1 розрядів регістрів зсуву DD1 та DD2 на входи однорозрядного суматора значення сигналів других розрядів кодів складників (x1,y1). Сумісно з сигналом перенесення, що знімається з виходу D-тригера, це призводить до формування на його виходах нових значень сигналів суми та перенесення, які по спаду імпульсу синхронізації перепишуться відповідно в регістр зсуву DD5 та D-тригер DD3 і т.д.<br />Від’ємник <br />Зі складанням двійкових чисел все зрозуміло. Як же здійснити на мікросхемах-суматора операції віднімання двійкових чисел? Припустимо необхідно виконати віднімання: 11 - 5 = 6. У двійкових еквівалентах зробимо операцію складання числа 1011 (число 11) і зворотний код числа 5, рівний 1010 (прямий код 0101). Отже:<br /> </p> <p>Якщо відкинути одиницю в старшому (п'ятому) розряді, то вийде код 0101, який відповідає числу 5. Але це не число 6. Значить до результату необхідно додати одиницю. До речі, операція збільшення будь-якого числа на одиницю називається інкрементом, зменшення на одиницю - декрементом. <br />На рисунку 47 показана схема чотирирозрядний вичітателя.<br /><br /> </p> <p>Рисунок 47&#160; - Схема чотирирозрядног&#160; вичітателя</p> <p>Інвертори мікросхеми DD1 формують зворотний код числа В. Число А надходить на входи А1-А4 суматора DD2, зворотний код числа В - на входи В1-В4 суматора. На вхід переносу Р0 поданий рівень балка. 1, що забезпечує збільшення до результату додавання одиниці (тобто інкремент результату). На виходах S1-S4 суматора в підсумку виходить різниця між числами А і В.<br />Десяткові суматори<br />Частіше доводиться підсумовувати десяткові числа. Нижче на малюнку приведена схема суматора двійково-десяткових чисел на основі двійкових суматорів<br /> </p> <p>Рисунок 48 - Сумматор двійково-десятковий</p> <p>Операцію додавання виконує суматор DD1. При сумі більшій або рівній десяти на виході мікросхеми DD2, яка є схемою порівняння входів, формується сигнал переносу Р10. На другий вхід (Y1-Y4) мікросхеми DD2 подається двійковий еквівалент числа 9 (1001). Суматор DD3 здійснює десяткову корекцію результату підсумовування. При відсутності сигналу переносу на виході мікросхеми DD3 повторюється код числа, який був на виході DD1, оскільки на входи У подані лог. 0. При наявності сигналу переносу Р10 = 1 на входах В2-В3 встановлюються лог. 1, що відповідає коду числа 6. Припустимо є числа А = 8 і В = 4. На виході суматора DD1 з'являється код числа 12 (8 +4 = 12). На виході DD2 формується сигнал переносу, суматор DD3 виконує операцію 12 +6 = 18. Числу 18 відповідає код 10010. На виходах S суматора DD3 встановлюється код 0010 (власний перенесення мікросхеми DD3 не враховується). Оскільки на виході Р10 число 10, на виходах суматора число 2 (0010), то в результаті виходить число 12.<br />Накопичуючий суматор<br /> На рисунку 49 зображений найпростіший суматор-накопичувач. На один вхід суматора подається число К, а на другий - число з виходу регістра. На початку роботи регістр обнуляється (скидання). Якщо на входи В суматора DD1 подати деяке число К, то при подачі імпульсу на вхід С регістра (такт) в нього запишеться число К (в початковий момент на виході регістра лог.0). Це ж число К потрапить на входи А суматора і за наступним такту в регістр запишеться вже число 2К, яке знову потрапить на входи А суматора. На виході суматора з'явиться число 3К та за наступним такту запишеться в регістр і т. д. Тобто, в суматорі-накопичувачі поступово наростає число. Коли в суматорі-накопичувачі накопичене число перевищує його обсяг, рівний 2n-1, на виході перенесення з'являється сигнал лог. 1, а на виходах S число nK-2n.<br /><br /> </p> <p>Рисунок 49- Сумматор-накопитель</p> <p>Застосування таких суматорів дуже різноманітно. Якщо замість регістра встановити ОЗУ (це робиться в багатоканальних системах), тоді такий вузол стає найважливішою частиною мікропроцесора. Подивимося на ці властивості суматора-накопичувача. Оскільки сигнал перенесення суматора з'являється через W = 2n / K тактових імпульсів, то такий суматор є зворотним перетворювачем вхідного числа К в число W. Це число можна підрахувати на лічильнику. Ну а якщо виразити частоту появи імульсов перенесення через число К, вийде ось це:<br /><br /> </p> <p>Це означає, що виходить перетворювач коду числа К в частоту імпульсів. Такий перетворювач можна використовувати в електронних музичних інструментах (ЕМІ), всяких дзвінках і т. п.<br />За допомогою суматорів-накопичувачів можна робити множення числа на деякий постійний коефіцієнт, можна забабахати квадратичний накопичувач і ще багато всякої хренотені.</p> mybb@mybb.ru (admin) Wed, 28 Dec 2011 00:53:07 +0400 http://mikroshema.hitbb.ru/viewtopic.php?pid=36#p36 http://mikroshema.hitbb.ru/viewtopic.php?pid=35#p35 <p>Однокаскадні дешифратори є найбільш швидкодіючими. Однак їх реалізація з великою розрядністю вхідних слів утруднена, оскільки потрібно виготовити для однієї мікросхеми з n входами, яка виконує функції дешифратора, 2n контактних площадок для реалізації його виходів. А ще потрібні контактні площадки для входів, блока живлення, сигналів управління мікросхемою в цілому. Тому часто ставиться задача виготовлення дешифратора з великим числом контактних площадок на основі мікросхем з обмеженою кількістю контактів. Для цього схема дешифратора складається з декількох каскадів лінійних дешифраторів. Найчастіше ця кількість дорівнює двом.<br />Функціонування лінійного (прямокутного) дешифратора описується системою n логічних функцій fi , i = 0,1…,2n - 1 (таблиця 7).</p> <p>Таблиця 7 – Таблиця істинності лінійного дешифратора с n = 3 входами<br /> </p> <p>На рисунок 29 наведена функціональна схема лінійного дешифратора для трьох вхідних змінних x1, x2, x3, які містять відповідно 2n&#160; = 23 = 8 виходів.<br /><br /> </p> <p>Рисунок 29 – Функціональна схема лінійного дешифратора</p> <p>Кількість входів, які містяться в лінійному дешифраторі:<br />N = (n + 1) &#8729; 2n&#160; , для n = 3 число N = 4&#8729;23 = 32.<br />Аналітичне подання функцій виходу дешифратора f0,…f7 має вид:<br /><br /> </p> <p>Двокаскадний&#160; дешифратор: перший каскад керує мікросхемами - дешифраторами другого каскаду, другий – мікросхемами - дешифраторами третього каскаду і т.д. Якщо це двокаскадний дешифратор, то дешифратор першого каскаду, який один, і кожен з 4 дешифраторів другого каскаду дешифрує 2 вхідних розряди. Одночасно один з 4 виходів дешифратора першого каскаду дає дозвіл на роботу відповідного йому дешифратора другого каскаду. В результаті на одному з виходів цього дешифратора з’явиться сигнал. На виходах інших трьох дешифраторів в цей час поява сигналів буде заборонена. розрядів Оскільки дешифраторів в другому каскаді 4, то сумарно дешифратор має 16 виходів (рисунок 30). При цьому тільки на одному з цих 16 виходів буде знаходиться одиничний сигнал.<br />Розглянемо більш детально роботу приведеної на рисунку 2.5 схеми. На дешифратора DC0 першого каскаду заведені розряди x1, x2 комбінації двійкового коду, яка дешифрується. Кожний з входів Е дешифраторів DC1 – DC4 зв’язаний з одним з виходів дешифратора DC4. Тому в кожний момент часу тільки один дешифратор, на який подається сигнал дозволу с дешифратора DC0, дешифрує вказані розряди. Тобто він дешифрує два молодших розряду x3, x4 вхідної кодової комбінації, які подаються на його адресні&#160; входи.</p> <p>Рисунок 30 – Функціональна схема двокаскадного дешифратор</p> <p>До кожного дешифратора другого каскаду можна підключити третій аналогічно з другим і т.д. і таким чином набрати схему, яка дешифрує двійкові комбінації будь-якою розрядності. Недоліком каскадного з’єднання дешифраторів є зростання часу роботи дешифратора, тому що на кожному каскаді дешифратора відбувається&#160; затримка&#160; вхідного сигналу.</p> <p>Рисунок&#160; 31– Функциональна схема трьох каскадного дешифратора</p> <p>Розглянутий вище на рисунку 31 дешифратор, одержаний з допомогою каскадного з’єднання двох дешифраторів з двома виходами і одним адресним входом, називається ще пірамідальним дешифратором.<br />На рисунку 32 подана функціональна схема пірамідального дешифратора з трьома каскадами, трьома входами і вісьма виходами. Його достоїнством є те, що він використовує для своєї реалізації тільки 2 входи, а недоліком&#160; – затримка корисного сигналу на другому і третьому каскаді.Такий дешифратор легко реалізується на схемах І з двома входами, в чому й полягає його основне достоїнство.</p> <p>Рисунок 32 – Функциональна схема пірамідального дешифратора</p> <p>Матричні дешифратори вирішують питання дешифрування багатозначних позиційних кодів, які подаються у вигляду матриць. На риснку 31 подана функціональна схема дешифратора на 6 входів.<br /> Вхідні сигнали в матричному дешифраторі з’являються одночасно на одному із входів зверху і одному із входів зліва. Відповідно активізується одна із 9 схем І матриці і на її виході з’явиться 1.<br />Кількість виходів і схем І в дешифраторі N = n&#8729;k де n, k – число його входів. Кожному виходу відповідає одна з N двійкових функцій:<br />fy = xi&#8729;yj; i = 1, 2…,k; j = 1,2,…,n; y = 1,2,…,N.</p> <p>Рисунок 33 – Матричний дешифратор</p> <p>Для матричного дешифратора на рисунку 1 це будуть такі функції:<br />f1 = x1&#8729;y1, f2 = x2&#8729;y1, f3 = x3&#8729;y1;<br />f4 = x1&#8729;y2, f5 = x2&#8729;y2, f1 = x1&#8729;y1;<br />f7 = x1&#8729;y3, f8 = x2&#8729;y3, f9 = x3&#8729;y3.&#160; &#160; &#160; &#160; &#160; &#160; &#160; &#160; &#160; &#160; <br />Реалізується дешифратор на схемах І з двома входами використовується в багатьох електронних пристроях, як, наприклад, в засобах відображення інформації.<br />Двохступінчатий дешифратор на основі матричного <br />Перша ступінь має в своєму складі звичайні лінійні дешифратори DC1 и DC2, друга ж містить матричний дешифратор. Старші и молодші розряди вхідної кодової комбінації подаються в рівній чи близькій до неї кількості на дешифратори DC1, DC2 і дешифруються кожним із них окремо (див. рисунок 2). Сигнали з виходів дешифраторів DC1 і DC2 подаються на входи матричного дешифратора і активізують один із його виходів, що і є ознакою дешифрування вхідної кодової комбінації.<br />Основним достоїнством двохступінчатого матричного дешифратора являється простота його реалізації.<br /> </p> <p>Рисунок 34 – Двохступінчатий дешифратор на основі матричного</p> mybb@mybb.ru (admin) Wed, 28 Dec 2011 00:52:08 +0400 http://mikroshema.hitbb.ru/viewtopic.php?pid=35#p35 http://mikroshema.hitbb.ru/viewtopic.php?pid=34#p34 <p>План.<br />1. Загальна характеристика і структура мікропроцесора K1821BM85A.<br />3. Загальна характеристика і структура мікропроцесора К1810ВМ86А</p> <p>1. Однокристальні восьмирозрядні мікропроцесори мають фіксовану систему команд. Вони розраховані на різноманітне застосування у складі МПС.<br />Відомі такі основні типи восьмирозрядних однокристальних мікропроцесорів: КР580ВМ80А (І8080), КР1821ВМ85 (І8085), 6800 (фірми Motorola), Z-80 (фірми Діод) та інші. Розглянемо детально мікропроцесор КР1821ВМ85А.<br />Мікропроцесор К1821ВМ85А (далі скорочено ВМ85) — це однокристальний восьмирозрядний процесор з фіксованою системою команд. Він має класичну архітектуру з одним акумулятором та окремими шинами адреси і даних. Основна область застосування мікропроцесора ВМ85 — контролери, які працюють за фіксованою програмою. Мікросхема ВМ85 виконана за n-МОН технологією і випускається у 48-контактному керамічному корпусі з двостороннім вертикальним розташуванням виводів (тип DIP) Мікропроцесор ВМ85 має такі характеристики:<br />• напруга живлення — плюс 5 В; споживана потужність — 0,2 Вт;<br />• тактова частота — 5 МГц. Тривалість виконання операції додавання типу &quot;регістр-регістр&quot; дорівнює 0,8 мкс;<br />• навантажувальна здатність — один вхід ТТЛ-схеми;<br />• може обслуговувати 256 пристроїв введення та 256 пристроїв виведення;<br />• виходи напруг: UOL &lt; 0,4 В; UOH2. 3,7 В;<br />• число команд — 80; адресний простір пам'яті — 64 Кбайт;<br />• число транзисторів у кристалі — близько 5000.<br />Процесор ВМ85 (аналог І8085) програмне і конструктивно сумісний з популярним мікропроцесором К580ВМ80А (аналог І8080).<br />Мікропроцесор ВМ85 містить АЛП, ПК і схеми інтерфейсу (рис. 33.1).</p> <p>Рисунок 33.1. – Структура мікропроцесора ВМ85<br />Арифметико-логічний пристрій містить:<br />• арифметико-логічний блок, до якого входять: паралельний комбінаційний суматор SM; регістр-акумулятор А; регістр тимчасового зберігання даних ТР (від temp); регістр прапорців (ознак) FL (від flag); схема десяткової корекції ДК;<br />• блок регістрів загального призначення В, С, D, Е, НІ L. Всі регістри і суматори в АЛП — восьмирозрядні.<br />В ПК входять:<br />• восьмирозрядний регістр команд РГК і дешифратор команд ДШК;<br />• шістнадцятирозрядний програмний лічильник PC (від program counter] і по¬кажчик стеку SP (від stack pointer) та регістр адреси із схемою інкремента-декремента РАІД;<br />• буфер старшого байта адреси (БА) і сумісний буфер молодшого байта адреси і байта даних (БАД), який працює в мультиплексному режимі;<br />• блок вироблення керуючих сигналів та синхронізації (БКС). Схема інтерфейсу містить блоки послідовного обміну даними (ПОД) та оброблення переривань (БПР). Всі функціональні компоненти мікропроцесора об'єднані внутрішньою восьмирозрядною шиною.<br />В АЛБ виконують арифметико-логічні операції над двійковими та двійково-десятковими операндами. Акумулятор А побудований на двоступеневих тригерах. При виконанні більшості арифметико-логічних операцій використовують складний комбінаційний суматор SM. При цьому в акумуляторі зберігається перший операнд, а в регістрі ТР — другий; результат операції записується в акумулятор.<br />Регістр ТР бере участь в операціях міжрегістрових передач, а акумулятор вико¬ристовується також при паралельному та послідовному введенні-виведенні даних. В регістр прапорців FL після виконання більшості операцій автоматично записуються такі ознаки:<br />• CY — прапорець перенесення, установлюється при наявності перенесення із старшого біта результату (в операціях віднімання він стає прапорцем позики);<br />• S — прапорець знака, збігається зі значенням старшого біта результату;<br />• Z— прапорець нуля, установлюється при нульовому результаті;<br />• Р — прапорець паритету, установлюється при наявності в результаті парного числа одиниць;<br />• АС — допоміжний прапор, установлюється при наявності перенесення між тетрадами результату.<br />В суматорі SM виконуються всі арифметико-логічні операції та зсуви. Схема ДК призначена для корекції результатів додавання двійково-десяткових чисел у двійко¬вому суматорі SM.<br />Регістри В, С, D, Е, Н та L призначені для зберігання даних (як операндів, так і результатів) в процесі виконання програми. В ряді операцій вони об'єднуються в регістрові пари ВС, DE і HL, які зберігають двобайтові дані або покажчики адрес операндів у пам'яті.<br />Програмний лічильник PC призначений для зберігання адреси наступної команди, яка буде виконуватися. Зміст PC автоматично збільшується на константу, яка дорівнює числу байтів у команді.<br />Покажчик стеку SP зберігає адресу комірки стеку, до якого було останнє звернення. При записуванні в пам'ять зміст SP зменшується, а при читанні — збільшується.<br />Регістр РАІД дозволяє збільшувати або зменшувати на одиницю зміст програмного лічильника PC, покажчик стеку SP і регістрових пар.<br />Регістр команд РГК використовується для приймання і зберігання на час виконання операції першого байта команди, який містить код операції. Зміст РГК розшифровується дешифратором команд ДшК і передається в блок БКС. Останній виробляє сигнали синхронізації та керування обчислювальним процесом у комп'ютері.<br />Блок керування перериваннями (БПР) переключає мікропроцесор з виконання однієї програми на іншу за допомогою зовнішніх сигналів переривання. Введені такі входи і відповідні їм рівні переривань:<br />• TRAP — має найвищий пріоритет і не може відключатися чи маскуватися; призначений на випадок появи похибки, яку не можна усунути (наприклад, при пошкоджені джерела живлення або появи несправності в шинах); • RST7.5, RST6.5, RST 5.5, INT— сигнали переривання на цих входах можуть маскуватися (програмне забороняється їхнє сприймання). Вхід INT призна¬чений для обслуговування векторних переривань за командами RSTn і CALL n з використанням контролера КР580ВН59.<br />На початку кожного машинного циклу буфер БА виставляє і утримує на лініях шини А\5 - /48 старший байт адреси пам'яті, а буфер БАД передає на короткий час молодший байт адреси на лінії АД1 -АДО, який за сигналом AEN має записуватися в зовнішній регістр-фіксатор. Після цього двонаправлений буфер БАД перемикається на записування або зчитування даних. Периферійні пристрої адресуються восьмиро-зрядним кодом, який одночасно поступає на дві частини шини адреси. При необхідності буфери БА і БАД перемикаються в Z-стан.<br />Блок ПОД за командою RIM здійснює послідовне введення даних, а за командою SIM— послідовне виведення.<br />Умовне графічне позначення мікропроцесора ВМ85 показано на рис. 33.1. Позначення виводів мікропроцесора збігаються з іменами сигналів на них.<br /><br /> </p> <p>Рисунок 33.1. – Умовне графічне позначення мікропроцесора BM8S і функції виводів<br />Порівняно з програмно-сумісним мікропроцесором КР580ВМ80А мікросхема ВМ86 має такі відмінності: двофазна синхронізація замінена на однофазну; збільшена в два рази частота синхронізації; замість трьох джерел живлення використовується одне; добавлені дві команди послідовного введення-виведення.<br />2. Однокристальні 16-розрядні мікропроцесори мають: розширену систему команд (в тому числі множення, ділення одно- і двобайтних чисел); збільшений адресний простір до 1-16 Мбайт; додаткові способи адресацій.<br />Відомі такі мікропроцесори даного класу: К1810ВМ86 (/8086), К1810ВМ88 (/'8088), Z-800 (фірми Zilog), 680XO (фірми Motorola) та інші. Розглянемо детально мі¬кропроцесор К1810ВМ86А.<br />Загальна характеристика мікропроцесора К1810ВМ86А<br />Мікропроцесор К1810ВМ86А (далі ВМ86) використовують як центральний мікропроцесор в керуючих, інформаційних та контрольно-вимірюючих МПС. Мікропроцесор ВМ86 (аналог /8086) має такі характеристики:<br />• схемотехнологія — n-МОН, розмір кристала — 5,5 х 5,5 мм, містить близько 29000 транзисторів;<br />• однофазна синхронізація імпульсами частотою 5 МГц від зовнішнього генератора;<br />• випускається в корпусі типу DIP з 40 виводами;<br />• джерело живлення — плюс 5 В, споживана потужність — 1,7 Вт;<br />• число базових команд — 111;<br />• кількість операцій додавання типу &quot;регістр&quot; — близько 1,6 млн/с. <br />Структурна схема мікропроцесора ВМ86 (рис. 33.3) має арифметико-логічний<br />пристрій, шинний інтерфейс та пристрій керування і синхронізації. <br /><br /><br /> </p> <p>Рисунок 33.3. – Структурна схема мікропроцесора ВМ86</p> <p>Арифметико-логічний пристрій містить:<br />• арифметико-логічний блок з двома регістрами RA і RB на входах;<br />• блок регістрів загального призначення АХ, ВХ, СХ, DX;<br />• регістри-покажчики стека SP, бази ВР, індексні регістри SI, DS;<br />• регістр прапорців FL;<br />• блок мікропрограмного керування (БМПК). До шинного інтерфейсу (ШІФ) входять:<br />• буфер адреси/даних (БАД);<br />•&#160; суматор адреси операндів SMA;<br />• блок сегментних регістрів CS, DS, SS, ES',<br />• регістри черги команд RJ-R6;<br />• покажчик команд IP (instruction pointer);<br />• регістр обміну Ю з АПП. Пристрій керування і синхронізації (ПКС) має у своєму складі такі схеми:<br />• буфера адреси/стану (БАС);<br />• оброблення запитів на переривання;<br />• керування прямим доступом до пам'яті;<br />• вироблення сигналів записування і читання пам'яті чи зовнішніх портів введення-виведення;<br />• забезпечення внутрішньої синхронізації.<br />Регістри-черги команд RI-R6 є восьмирозрядні, а всі інші — шістнадцятирозрядні.<br />Функції арифметико-логічного пристрою.<br />Арифметико-логічний пристрій призначений для зберігання даних і виконання операцій над ними. Блок АЛБ реалізує арифметико-логічні операції, в тому числі зсуви над восьми- і шістнадцятирозрядними операндами.<br />Регістри загального призначення (або регістри даних) АХ, ВХ, СХ, DX використовуються для зберігання операндів і результатів операцій. Вони програмне доступні й використовуються в усіх арифметико-логічних операціях. У багатьох командах регістри даних мають свої специфічні призначення: АХ— акумулятор; ВХ — регістр бази; СХ— лічильник циклів; DX— регістр даних. Кожний з регістрів даних складається з двох частин, до яких можна звертатися за іменами АН, ВН, СН, DH (старший байт — High) і AL, BL, CL, DL (молодший байт — Low). Це забезпечує обробку байтів даних, а також програмну сумісність з мікропроцесорами ВМ80, ВМ85.<br />Регістри-покажчики SP, ВР та індексні регістри використовують у арифметико-логічних операціях та при визначенні адрес операндів. Покажчики стека SP і бази ВР містять відносні адреси в границях сегмента стекової пам'яті. Індексні регістри 5/та DI забезпечують автоінкрементну адресацію в операціях з рядками даних.<br />У регістрі ознак FL використовують тільки дев'ять бітів, причому п'ять ознак еквівалентні ознакам мікропроцесорів ВМ80, ВМ85: SF — знак результату; ZF — нульовий результат; AF — перенесення між тетрадами молодшого байта; PF — парний результат; CF— перенесення із старшого розряду результату (рис. 33.4).</p> <p>Рисунок 33.4. – Регістр ознак</p> <p>До нових ознак відносяться: TF — дозвіл крокового режиму (трасування); IF — дозвіл або заборона маскованих переривань; DF— керування напрямком автоадре-Ісації: DF = 1 — індексні регістри автоматично декрементуються, DF = О — інкрементуються; OF— переповнення розрядної сітки.<br />Функції блоку інтерфейса з шиною<br />І Даний блок здійснює зв'язки з модулями МПС, вибірку команд і даних з пам'яті, формує чергу команд. Шість восьмирозрядних регістрів черги команд RI-R6 забезпечують тимчасове зберігання шести байтів кодів команд. Блок інтерфейсу слідкує за станом черги і при необхідності поповнює її, коли інші модулі системи не займають пам'яті. При виконанні команд передачі керування черга скидається і після завершення переходу заповнюється знову.<br />Мікропроцесор ВМ86 може адресувати пам'ять ємністю до 1 Мбайт. Адресний простір логічно розбивається на сегменти по 64 Кбайт кожний. Початкова адреса сегмента розміщується в сегментних регістрах:<br />CS — регістр програмного сегмента пам'яті, його зміст разом зі змістом покажчика задає адресу наступної команди; DS — регістр сегмента даних; SS — регістр сегмента стека; ES — додатковий сегментний регістр даних.<br />Таким чином, зміст сегментного регістра — це базова адреса сегмента.<br />Фізичну адресу (ФА) пам'яті, яка поступає на 20-розрядну ША, одержують додаванням двох частин: адреси необхідного сегмента (Seg), яка збільшується на чотири вліво (множиться на 16), та виконавчої (ефективної) адреси (ЕА):<br />ФА^Іб-Seg + EA.<br />Формування ФА в блоці ШІФ показано на рис. 33.5.</p> <p>Рисунок 33.5. – Формування ФА<br />Виконавча адреса ЕА може бути константою (зміщенням в команді), змістом регістра чи комірки пам'яті або сумою декількох значень (наприклад, двох регістрів і константи), але ця сума є 16-розрядною (перенесення ігнорується). Таким чином, значення ФА ніколи не переходить границі 64 Кбайт. Сегментація пам'яті по 64 Кбайт підвищує захист програмних файлів один від одного, але незручна при написанні великих програм. У 32-розрядних мікропроцесорах обмеження на об'єм сегментів пам'яті зняті.<br />Мікропроцесор може звертатися як до одного байта пам'яті, так і до слова з двох байтів або до подвійного слова — з чотирьох байтів.<br />Пристрій керування і синхронізації.<br />При описуванні мікросхеми ВМ86 назва виводу (контакту, лінії) збігається з назвою сигналу, що передається по ньому.<br />Для збільшення комунікаційних можливостей мікропроцесора використовують:<br />• мультиплексування в часі, при чому сигнали на одному і тому ж виводі мають різне функціональне призначення;<br />• зміну конфігурації;<br />• двонаправлені виводи обміном даних;<br />• третій стан (Z-стан), в який переводиться частина виводів у режимі захвату локальної шини і оброблення переривань. Мікросхема має вивід MN/'MX для вибору конфігурації: мінімальної - вивід підключається до джерела живлення UCC і максимальної — вивід з'єднують з шиною землі. Мінімальна конфігурація використовується в простих системах, при цьому мікропроцесор ВМ86 сам виробляє всі необхідні керуючі сигнали. Максимальну конфігурацію вибирають при побудові складних МПС, а керуючі сигнали одержують за допомогою зовнішніх контролерів.<br />Сукупність ліній, які зв'язують мікропроцесор з буферними регістрами адреси, формувачами даних та контролерами, створюють локальну шину. Сигнали з виходів указаних модулів створюють системну шину (магістраль).<br />Цикл обміну інформацією з магістраллю складається з чотирьох машинних тактів Л-Т4 (в деяких командах вводиться такт Т5). У такті ТІ на локальну шину АД15-АДО, А19-А16 видається адреса пам'яті або порту, потім шина переключається на обмін даними в циклі записування (такти 72, 73, Г4), або в циклі читання (такти 73, Т4). Для узгодження з повільно діючою пам'яттю або з портами між тактами 73 і Г4 можуть вводитися додаткові такти очікування 7V, протягом яких дані в магістралі не змінюються.<br />Частина сигналів мікропроцесора ВМ86 аналогічна із сигналами мікропроцесорів ВМ80 і ВМ85: CLK— синхронізація; RES — скидання; RDY— готовність до обміну; RD — читання; WR— записування; ALE — строб адреси; DEN, DTIR, HOLD і<br />HOLD А, мт\ TNTA , ~м по.<br />У мікросхемі мікропроцесора ВМ86 введені нові виводи і сигнали:<br />• ВНЕ — дозвіл на передачу старшого байта адреси;<br />• MNI— вхід сигналу немаскованого переривання;<br />• TEST — стан сигналу переривання&#160; WAIT (при TEST=0 мікропроцесор переходить у стан очікування до появи логічного нуля, використовується для узгодження роботи із співпроцесором);<br />• LOCK — блокування системної шини (при виконанні мікропроцесором команди з префіксом LOCK на виводі WR формується логічний нуль, який забороняє доступ до магістралі інших модулів МПС до закінчення команди).<br />На двофункціональних виводах після закінчення основних сигналів формується інформація про тип циклу 52, Si, 50: 000 — підтвердження переривання; 001/010 — записування/читання ПП; 011 —зупинка; 101/110 — записування /читання пам'яті. Сигнали 53, 54 вказують на сегментний регістр, який використовується в даному циклі: 00 — &#163;5, 01 — 55, 10 — С5, 11 — DS.</p> mybb@mybb.ru (admin) Wed, 28 Dec 2011 00:51:39 +0400 http://mikroshema.hitbb.ru/viewtopic.php?pid=34#p34 http://mikroshema.hitbb.ru/viewtopic.php?pid=33#p33 <p>План.<br />1. Загальна характеристика процесорів.<br />2. Загальна характеристика мікропроцесорів</p> <p>1. Універсальні комп'ютери поділяються на три функціонально зв'язані апаратні частини: процесор, пам'ять і периферійні пристрої.<br />Процесор — це основна функціональна частина комп'ютера, яка інтерпретує й виконує команди, тобто безпосередньо реалізує програмно-керований процес обробки даних. Процесор, який виконує в обчислювальній системі основні функції, називають центральним (ЦП). Спеціалізований процесор, призначений для керування зовнішніми пристроями (накопичувачами, дисплеями, принтерами та ін.) називають контролером.<br />Процесор характеризується архітектурою, до якої відносять:<br />•&#160; список арифметико-логічних операцій (система команд);<br />•&#160; типи і формати команд і даних;<br />•&#160; організацію адресного простору пам'яті і периферійних пристроїв;<br />•&#160; способи адресації команд і даних;<br />•&#160; функції складових частин і структуру зв'язків з іншими пристроями машин та режими роботи.<br />Процесор складається з пристрою керування, арифметико-логічного пристрою та блоку інтерфейсу (БІФ) для з'єднання із зовнішнім середовищем — пам'яттю, периферійними пристроями (рис. 32.1).<br />Оброблення даних здійснюється в АЛП, який містить арифметико-логічний блок АЛБ, блок РЗП, блок контролю БК і місцевий блок керування при децентралізованому керуванні.<br />Арифметико-логічний блок має універсальний двійковий комбінаційний суматор, двійково-десятковий суматор або схему десяткової корекції, регістри для&#160; тимчасового зберігання двох операндів і результату операцій та регістр прапорців. <br /><br /> </p> <p>Рисунок 32.1. – Структура процесора.&#160; &#160; </p> <p>Для&#160; підвищення&#160; продуктивності&#160; в АЛП можуть включати спеціалізовані вузли-зсувачі, помножувачі, схеми прискореного переносу та інші пристрої. В РЗП зберігаються початкові дані, проміжні та кінцеві результати, адреси даних, константи, які необхідні в процесі виконання команди. Всі операції в АЛП реалізуються як просторово-часові послідовності мікрооперацій над двійковими словами, кожна з яких є сукупністю булевих операцій над бітами слів. В АЛП реалізуються такі типові мікрооперації:<br />• передачі слів між регістрами та регістрами і пам'яттю;<br />• додавання двох слів, декремент (мінус 1) або інкремент (плюс 1) слова;<br />• арифметичні, логічні та циклічні зсуви вправо чи вліво;<br />• порозрядні логічні операції АБО, І, виключальне АБО та порівняння операндів;<br />• перетворення кодів слів — інверсія, доповнення, розширення та ін. Пристрій керування ПК керує процесом оброблення даних, забезпечує основні режими роботи (початкових установлень, очікування, переривання, прямого доступу до пам'яті, діагностики і контролю) та взаємодію всіх пристроїв комп'ютера. Для виконання цих функцій ПК має в своєму складі регістр і дешифратор команд, програмний лічильник для задання адреси наступної команди, блок керування та схеми синхронізації, діагностики й контролю.<br />До складу процесора можуть входити спеціальні системні засоби (служба часу, засоби міжпроцесорного зв'язку, пульт керування та ін.).<br />Пристрій керування послідовно зчитує код команди з пам'яті і розміщує його в регістр команд (інструкцій). Блок керування дешифрує команду і формує послідовності керуючих сигналів. Для виконання однієї мікрооперації в АЛП необхідний один керуючий сигнал. В одному машинному такті реалізується сукупність мікро операцій — мікрокоманда. Множина мікрокоманд створює мікропрограму команди. Кожна команда має свою мікропрограму, час виконання якої називається командним циклом.<br />Розрізняють апаратні, мікропрограмні та комбіновані блоки керування. Апаратні блоки керування побудовані на основі схемної логіки, а мікропрограмні — програмованої логіки (мають пам'ять мікропрограм). Комбіновані блоки керування використовують обидва способи їхньої реалізації.<br />При централізованому керуванні один ПК керує процесом оброблення команд і даних у всій машині. При децентралізованому керуванні ПК формує основні керуючі сигнали, а опрацюванням даних керує місцевий блок керування, розміщений в АЛП.<br />Зазначимо, що всі команди в комп'ютері реалізуються на основі принципу мікропрограмного керування, тобто виконання мікропрограм. В той же час ПК з програмованою логікою також називають мікропрограмними. Методологічно ці поняття слід розрізняти.<br />2. Мікропроцесор являє собою процесор, складові частини якого мініатюризовані та розміщені в одній або декількох мікросхемах. Історія мікропроцесорів почалася в 1971 p., коли фірма Intel розробила перший у світі чотирирозрядний процесор 4004, а через рік — восьмирозрядний 8008. На основі мікропроцесорів створено нову елементну базу — мікропроцесорні засоби, на яких будують сучасні комп'ютери. У наш час терміни &quot;процесор&quot; і &quot;мікропроцесор&quot; сприймають як синоніми.<br />Мікросхема, яка виконує функції мікропроцесора або його частини, називається мікропроцесорною. Сукупність мікропроцесорних та інших мікросхем, які сумісні за конструктивно-технологічним виконанням і призначені для спільного використання, називається мікропроцесорним комплектом (МПК).<br />До характеристик мікропроцесорних ІМС відносяться: розміри кристала і кількість транзисторів у ньому, тип корпусу і кількість виводів.<br />Найбільш важливими статичними і динамічними електричними параметрами мікропроцесорів як мікроелектронних виробів є:<br />• кількість джерел живлення та їхня напруга;<br />• струм і потужність споживання;<br />• кількість серій синхроімпульсів, їхні частота і амплітуда; рівні логічних сигналів;<br />• вхідна і вихідна ємності, навантажувальна здатність;<br />• час затримки розповсюдження сигналів, число операцій в секунду над операндами, які зберігаються в регістрах-акумуляторах.<br />Залежно від умов експлуатації до мікропроцесорних ІМС можуть пред'являтися спеціальні вимоги щодо додержання:<br />• температурного діапазону роботи і режиму зберігання;<br />• стійкості до радіаційних і електромагнітних впливів, вібрацій та ударів;<br />• маси і габаритів;<br />• інтенсивності відмов, напрацювання на відмову, надійності функціонування. <br />Мікропроцесор, призначений для використання функціонально повного набору операцій, є універсальним, інакше — спеціалізованим. За конструкцією розрізняють такі мікропроцесори:<br />• однокристальні — виконані у вигляді єдиної мікросхеми (рис. 32.2, а);<br />• багатокристальні (модульні) — побудовані з мікросхем, кожна з яких виконує функції пристрою комп'ютера (рис. 32.2, б);<br />• розрядно-нарощувальні (секційні); розрядність їхня може збільшуватися за рахунок декількох мікропроцесорних секцій, об'єднаних спільними шинами (рис. 32.2, в).<br /> </p> <p>а) — однокристальні;<br />б) — багатокристальні;<br />в) — секційні</p> <p>Рисунок 32.2. – Конструкції мікропроцесорів.</p> <p>Усі мікропроцесори мають засоби сполучення із зовнішніми пристроями — інтерфейси (ІФ).<br />Для виробництва мікропроцесорів використовують усі види схемотехніки (технології): ТТЛШ, ЕЗЛ, І2Л, n-МОН, р-МОН, КМОН та ін.<br />Залежно від режиму роботи розрізняють такі процесори:<br />• однопрограмні (виконують одну програму) і багатопрограмні (мають засобі для одночасного виконання кількох програм);<br />• мультипроцесори (системи, в яких одночасно можуть бути активними декі¬лька процесорів);<br />• конвеєрні (команди виконуються послідовно рядом пристроїв, причому різні пристрої можуть одночасно обробляти відповідні частини декількох команд);<br />• матричні (мають спеціальну архітектуру, розраховану на оброблення числових масивів);<br />• співпроцесори (арифметичні розширювачі) — призначені для розширення списку команд ЦП; самостійно не використовуються;<br />• периферійні - виконують функції введення-виведення інформації<br />• асоціативні процесори, в яких характер обробки даних визначається змістом самих даних.<br />За видом оброблюваної інформації розрізняють цифрові (звичайні) та аналогові мікропроцесори. В аналогових мікропроцесорах на вході використовують АЦП для перетворення аналогових величин в цифровий код, а на виході — схеми ЦАП, які перетворюють цифрові дані в аналогові.</p> mybb@mybb.ru (admin) Wed, 28 Dec 2011 00:51:14 +0400 http://mikroshema.hitbb.ru/viewtopic.php?pid=33#p33 http://mikroshema.hitbb.ru/viewtopic.php?pid=32#p32 <p>План<br />1. Загальні відомсоті<br />2. Принцип цифро-аналогового перетворення<br />3. Особливості схемотехніки цифро-аналогових перетворювачів</p> <p>1. Цифро-аналоговий перетворювач – це пристрій, призначений для перетворення вхідної величини, представленою послідовністю цифрових кодів, в еквівалентні їм значення заданої фізичної величини.<br />Необхідність здійснення операції відновлення вихідного сигналу з дискретних імпульсів, а також операцій формування еталонних сигналів при аналого-цифровому перетворенні висуває задачу цифро-аналогового перетворення. <br />2. Суть операції цифро-аналогового перетворення полягає у формуванні аналогових сигналів, що відповідають кодовим словам дискретного сигналу. Звичайно це формування технічно здійснюється за допомогою спеціального пристрою, який називається цифро-аналоговим перетворювачем (ЦАП).<br />Аналоговий сигнал на виході ЦАП може бути сформований шляхом множення опорної напруги ЕОП=q на вагові розрядні коефіцієнти кодового слова ai • 2i таким чином, що Uвих <br />Технічно, найбільш просто цифро-аналоговий перетворювач реалізується на принципі складання розрядних струмів</p> <p>Uвих </p> <p>Рисунок 31.1. – Схема цифро-аналоговий перетворювач на принципі складання розрядних струмів<br />Схема реалізації ЦАП складання струмів містить джерело стабільної напруги Е0, матрицю двійково - зважених резисторів R2і, набір ключів КЛі, що реалізують розрядні коефіцієнти і перетворювач струму в напругу на операційному підсилювачі ОП.<br />Часова діаграма класичного процесу цифро-аналогового перетворення має вигляд, наведений на рис.31.2.</p> <p>Рисунок 31.2. – Часова діаграма класичного процесу цифро-аналогового перетворення<br />При малій кількості дискретних вибірок миттєвих значень сигналу, цей сигнал мало нагадує вихідний, однак може бути наближений до нього в аналоговій фільтрації або інтерполяції.<br />3. Особливості схемотехніки цифро-аналогових перетворювачів.<br />3.1. Вагові матриці резисторів.<br />Формування двійково-зважених струмів здійснюється за допомогою вагових матриць резисторів. Розрізняють кілька схем побудови таких матриць. Найбільш простою схемою є матриця двійково-зважених незалежних резисторів, опори яких рівні R, 2R, 4R, 8R і т.д. (рис.31.3)</p> <p>Рисунок 31.3. – Матриця двійково-зважених незалежних резисторів.<br />В таких матрицях значення опорів резисторів збільшується дуже швидко із зростанням номера розряду. Так, наприклад, для забезпечення 8-розрядного перетворювача необхідно мати матрицю з діапазоном розкиду номіналів резисторів від R до 128R. Реалізувати такий широкий діапазон опорів з достатньою точністю досить складно, тим більше для інтегральної технології. Крім того, молодші розряди працюють при дуже малих струмах.<br />Для усунення такого недоліку часто використовують схеми матриці резисторів виду R-2R. У цій схемі двійковий розподіл струмів відбувається між послідовним дільником з резисторів номіналом R і шунтуючим резистором 2R. Суттєвою перевагою матриці R-2R є те, що вона працює з джерелами однакових струмів тоді, коли матриця зважених резисторів працює з джерелами як дуже малих (частки mА), так і дуже великих струмів (десятки mА), що дуже ускладнює реалізацію швидкодіючих перемикаючих елементів.</p> <p>Рисунок 31.4. – Матриця R-2R<br />Усі ключові елементи працюють в однаковому режимі, що забезпечує високу швидкодію. Однак ЦАП за такою схемою споживає і розсіює значну потужність, тому що всі струми рівні струму старшого розряду.<br />Компромісним рішенням по зменшенню потужності розсіювання матриці резисторів є варіант, коли в якості базових матриць реалізуються зважені 4-х розрядні матриці з вагами R, 2R, 4R, 8R. З них збираються більш високо розрядні матриці за допомогою двійкових дільників (рис.31.5).</p> <p>Рисунок 31.5. –&#160; Використання зважених 4-х розрядних матриць з вагами R, 2R, 4R, 8R.<br />Для такої побудови, як старші, так і молодші розряди працюють при струмах частки та одиниці mА, що цілком достатньо для швидкодіючої роботи перемикачів струму.<br />3.2. Джерела зважених струмів.<br />Основною особливістю генераторів (джерел) струму, побудованих на активних елементах (транзистор, ОП) є великий вхідний опір, унаслідок чого струм генератора практично не залежить від опору навантаження. <br />Джерело струму можна розділити на джерела без зворотного зв'язку і зі зворотним зв'язком. Найпростіша схема джерела струму на транзисторі без зворотного зв'язку наведена на рисунку 31.6.</p> <p>Рисунок 31.6. – Схема джерела струму на транзисторі без зворотного зв'язку<br />Вихідний струм джерела визначається як . Для такого джерела струму характерна низька стабільність вихідного струму, що залежить від температурних дрейфів всіх елементів схеми. Тільки дрейф напруги Uеб в діапазоні температур від нуля до 50°С складає більше 100mВ. Тому така схема використовується в ЦАП, для якого вимоги по точності не високі.<br />Для зменшення нестабільності Івих за рахунок зміни Uеб в базовий ланцюг транзистора VТ1 вводять компенсуючий транзистор у діодному включенні.<br /><br /> </p> <p>Рисунок 31.7. – Включення компенсую чого транзистора.<br />Температурна зміна вихідного струму в такій схемі визначається різницею температурних коефіцієнтів транзисторів VТ1 і VТ2, що для інтегрального виконаная може досягати 10мкВ/°С, тобто на 50° зміну складе всього 0,5мВ. У випадку, якщо потрібно одержати ще менше значення впливу дрейфу Uеб, то використовують джерела струму зі зворотним зв'язком, причому в ланцюзі зворотного зв'язку використовують ОП у неінвертуючому включенні.(рис. 31.8)</p> <p>Рисунок 31.8. – Джерело струму зі зворотним зв’язком.<br />У такому включенні вихідний струм уже зовсім не залежить від Uеб, а вихідний опір джерела струму прагне до &#8734; за рахунок дії коефіцієнта А ОП.<br />У деяких випадках практичної побудови джерел струму на базі інтегральних транзисторів, виникає питання обмеження розсіюваної потужності більше припустимої, то використовується паралельне включення декількох транзисторів у якості VТ1.</p> <p>Рисунок 31.9. – Паралельне включення декількох транзисторів.<br />Якщо колектори транзисторів не з'єднувати, то з такої схеми можна одержати схему дільника струму.<br />Джерелом опорної напруги в описаних джерелах струму служить параметричний стабілізатор напруги на стабілітроні VD1. Для виключення впливу Uеб і збільшення навантажувальної здатності, такий стабілітрон іноді доповнюється операційним підсилювачем.</p> mybb@mybb.ru (admin) Wed, 28 Dec 2011 00:50:41 +0400 http://mikroshema.hitbb.ru/viewtopic.php?pid=32#p32 http://mikroshema.hitbb.ru/viewtopic.php?pid=31#p31 <p>План<br />1. Загальні відомсоті<br />2. Класифікація методів АЦ-перетворення<br />3. Методи перетворення інформації</p> <p>1. Загальні відомості. В електронних схемах однаково широко використовується обробка інформації, представленої в аналоговій та цифровій формах. Пояснюється це тим, що первинна інформація про різноманітні фізичні величини та процеси носить, як правило, аналоговий характер. Обробку ж цієї інформації зручніше вести в цифровій формі. Використання отриманих результатів також в більшості випадків потребує їх аналогового уявлення. Тому будь-яка система, що використовує цифрові методи обробки інформації, повинна містити пристрої взаємного перетворення аналогових та цифрових сигналів. Роль таких пристроїв виконують аналого-цифрові та цифро-аналогові перетворювачі.<br /> Аналого-цифровий перетворювач – це пристрій, призначений для перетворення аналогової фізичної величини, що неперервно змінюється в часі, в еквівалентні їй значення числових кодів.<br />2. Класифікація методів АЦ- перетворення.<br />Аналого-цифрові перетворювачі (АЦП) працюють за принципом багаторазового порівняння вхідних аналогових сигналів з набором деяких еталонних величин. При цьому, основною класифікаційною ознакою функціонування АЦП є алгоритм його роботи. Цей алгоритм відображає комплекс операцій, за допомогою яких установлюється послідовність і чисельні співвідношення між аналоговою вхідною величиною, еталонними величинами і цифровим вхідним словом. По виду алгоритму розрізняють три класичних методи перетворення: метод послідовного рахунку, метод порозрядного зрівноважування і метод безпосереднього читання.<br />Наступною класифікаційною ознакою є рід (вид) аналогової величини<br />на вході АЦП і тип цифрового код на виході. По виду вхідної аналогової величини розрізняють аналого-цифрові перетворювачі струму, напруги, частоти, кутового і лінійного переміщень, часового інтервалу, фази і деякі інші. По виду вихідного коду розрізняють двійкові, десяткові і логарифмічні АЦП.<br />Розглянемо класифікаційні відмінності методів перетворень і основні структури для їхньої реалізації.<br />3 Методи перетворення інформації.<br />Відомо, що операції дискретизації та кодування можна здійснити за допомогою аналого-цифрових перетворювачів (АЦП). До основних методів організації роботи таких перетворювачів відносять: метод послідовного рахунку, метод безпосереднього читання та метод порозрядного зрівноважування. Найбільшу продуктивність з них має метод безпосереднього читання, а найменші апаратні витрати - метод послідовного рахунку. Метод порозрядного зрівноважування має середні характеристики як по продуктивності, так і по апаратним витратам і використовується у більшості випадків застосувань.<br />Функціонування аналогово-цифрового перетворювача по методу послідовного рахунку можна оглянути за допомогою структурно-функціональної схеми (рис. 30.1).<br /><br /> </p> <p>Рисунок 30.1. – АЦП послідовного рахунку.</p> <p>До складу схеми входять: генератор тактових сигналів (С), схема порівняння (компаратор) напруги (КН), схема І, лічильник (ЛЧ), буферний регістр (БР), цифро-аналоговий перетворювач (ЦАП). Схема працює у наступному порядку. На вхід перетворювача подається аналоговий сигнал х(і), який підключається до одного з входів компаратора напруги КН. На другий вхід компаратора подається еталонна напруга ІІет, яка формується на виході цифро-аналогового перетворювача ЦАП під управлінням кодового слова з виходу АЦП. Компаратор формує на своєму виході сигнал логічної одиниці, або логічного нуля в залежності від того, яке значення більше ІІет чи х(t). Якщо х(t) по амплітуді більше Uет, то на виході компаратора формується одиниця, яка дозволяє проходження імпульсів з тактового генератора G через схему І на лічильний вхід лічильника ЛЧ. На виході лічильника іде процес перерахунку цих імпульсів в двійковому коді від 20 до (2n - 1). Двійковий код з виходу лічильника подається на вхід цифро-аналогового перетворювача, на виході якого формується ступінчастий сигнал Uет. Кожна сходинка цього сигналу відповідає по рівню інтервалу дискретизації q. Сигнал Uет порівнюється з сигналом х(t) і в момент, коли х(і) стає меншим ІІет, на вході компаратора формується сигнал логічного нуля. Схема І закривається, лічильник зупиняє перерахунок і набраний двійковий код переписується в вихідний буферний регістр БР для видачі користувачеві. Часова діаграма процесу перетворення приведена на рис. 30.2.<br /><br /><br /><br /><br /> </p> <p>Рисунок 30.2. – Часова діаграма перетворення по методу послідовного рахунку.</p> <p>Метод безпосереднього читання реалізується за допомогою так званого АЦП паралельної дії. Такий перетворювач має лінійку з 2n - 1 компараторів напруги, перші входи яких запаралелені і на них подається сигнал х(t). На інші входи від'єднуються виходи подільника еталонної напруги. Виходи компараторів під'єднані до перетворювача одиничного коду в двійковий. Процес пертворення здійснюється за один такт, причому на виході лінійки компараторів до компаратора, який зафіксує х(t) &#8804; Uет буде хвиля нулів одиничного коду. Структурно-функціональна схема перетворення зображена на рис 30.3. Часова діаграма наведена на рис.30.4.</p> <p>Рисунок 30.3 – АЦП безпосереднього читання<br /><br /> </p> <p>Рисунок 30.4 – Часова діаграма АЦП безпосереднього читання<br />Найбільше поширення знайшов метод порозрядного врівноваження, який забезпечує час перетворення від однієї мікро секунди. Структурно-функціональна схема АЦП, що працює по вказаному методу, приведена на рис. 30.5.<br /><br /> </p> <p>Рисунок 30.5. – АЦП порозрядного врівноваження.<br />Схема працює в такому порядку. На вхід АЦП подається вхідний сигнал х(t), який порівнюється з еталонним сигналом Uoп, що формується на виході ЦАП. ЦАП складається з сукупності (п - 1) еталонних джерел сигналів, які управляються з допомогою спеціального регістру порозрядного урівноваження (РПУ). Перетворення проходить за (n - 1) часовий тактовий інтервал. Причому на першому такті регістр порозрядного врівноваження вмикає перший (старший) розряд ЦАП примусово в роботу. Значення першого розряду в еталонних величинах на виході ЦАП дорівнює половині діапазону перетворення сигналу. Потім, в кінці першого тактового інтервалу компаратор проводить порівняння х(t) з Uет. Якщо х(t) &lt; Uет, то примусово включений в роботу старший розряд ЦАП зостається включеним до закінчення процесу перетворення. Це забезпечується під управлінням певного сигналу на виході компаратора (одиниця або нуль). Якщо ж х(t) &gt; Uет, то перший розряд на початку другого такту виключається. На початку другого такту в роботу примусово включається другий розряд ЦАП і знову проводиться порівняння х(t) з Uет. Така процедура повторюється до тих пір, поки всі розряди ЦАП не будуть приймати участі в процесі врівноваження. В результаті цього процесу на виході АЦП буде сформовано код, що відповідає вхідному сигналу. Часова діаграма процесу врівноваження показана на рис. 30.6. (при n=4).<br /><br /> <br /><br /> <br /><br /><br /><br /><br /><br /><br /></p> <p>Рисунок 30.6 – Часова діаграма&#160; перетворення по методу порозрядного врівноваження.</p> mybb@mybb.ru (admin) Wed, 28 Dec 2011 00:49:47 +0400 http://mikroshema.hitbb.ru/viewtopic.php?pid=31#p31 http://mikroshema.hitbb.ru/viewtopic.php?pid=30#p30 <p>План<br />1. Програмована матрична логіка (ПМЛ)<br />2. Програмовані логічні матриці (ПЛМ).</p> <p>1. Програмована матрична логіка (ПМЛ). Програмована матрична логіка реалізує варіант програмування ПЛІС коли змінюється структура матриці І та залишається незмінною структура матриці АБО. Можливий варіант структурної схеми, що реалізує дане технічне рішення зображений на рисунку 29.1, де на перетині шин вхідних змінних xi та шин вхідних виводів елементів І умовно показано наявність всіх перемичок (/). Програмування ІС виконується усуненням зайвих з точки зору алгоритму, що реалізується, зв’язків між указаними шинами.<br /></p> <p>Рисунок 29.1. – Структурна схема ПМЛ.</p> <p>2. Програмовані логічні матриці (ПЛМ). Програмовані логічні матриці реалізують варіант програмування ПЛІС коли змінюються структури обох матриць (І та АБО). Але не дивлячись на гнучкість такого рішення закордонні спеціалісти вважають, що даний тип ПЛІС досить складний для більшості споживачів з точки зору їх програмування. Крім того наявність програмованого з’єднання, наприклад плавкої перемички, в обох матрицях призводить до збільшення розмірів, зменшення надійності та швидкодії у порівнянні з ПМЛ.<br />Можливий варіант структурної схеми, що реалізує розглянутий принцип побудови ПЛІС, наведений на рисунку 29.2, де умовно показано наявність усіх перемичок.<br /><br /><br /> </p> <p>Рисунок 29.2. – Структурна схема ПЛМ</p> mybb@mybb.ru (admin) Wed, 28 Dec 2011 00:49:15 +0400 http://mikroshema.hitbb.ru/viewtopic.php?pid=30#p30 http://mikroshema.hitbb.ru/viewtopic.php?pid=29#p29 <p>План<br />1. Загальні відомості про ПЛІС.<br />2. Загальна структурна схема ПЛІС</p> <p>1. Загальні відомості про ПЛІС. Прилади програмувальної логіки, яскравими представниками яких є ПЛІС (програмовані логічні інтегральні схеми), застосовуються протягом декількох десятиліть для побудови різноманітних інтерфейсних вузлів, пристроїв керування, контролю і т.д. З появою швидкодіючих ПЛІС надвисокої інтеграції, що працюють на високих тактових частотах, їхня ніша на світовому ринку значно розширилася. Сучасні зразки ПЛІС, виконані по 0,22-мікронній технології, здатні працювати на частотах до 300 Мгц і реалізують до 3 млн. еквівалентних логічних вентилів. Настільки різке збільшення потужності ПЛІС дозволяє використовувати їх не тільки для реалізації простих контролерів і інтерфейсних вузлів, але і для цифрової обробки сигналів, складних інтелектуальних контролерів і нейрочипів. Поява швидкодіючих ПЛІС з наднизьким рівнем енергоспоживання відкриває широкі можливості по їх використанню в системах мобільного зв'язку (зокрема, безпосередньо в стільникових телефонах і пейджерах), у портативних програвачах (наприклад, у МР3-програвачах) і т.д.<br />Переваги програмувальних логічних інтегральних схем (ПЛІС):<br />- по-перше, при створенні спеціалізованих логічних пристроїв розробник не обмежений можливостями наявної в його розпорядженні елементної бази – для більшості сучасних ПЛІС є бібліотеки, що містять усе необхідне, від найпростіших логічних елементів до мікропроцесорів;<br />- по-друге, ПЛІС дозволяють скоротити терміни впровадження реалізованих на них пристроїв за рахунок спрощення процесу налагодження: розроблювач без сторонньої допомоги може багаторазово корегувати схему, не вносячи змін у друкований монтаж;<br />- по-третє, застосування ПЛІС часто дозволяє істотно зменшити габарити апаратури в порівнянні з аналогічними пристроями, реалізованими на традиційних ВІС.</p> <p>2. Загальна структурна схема ПЛІС. Розглянемо загальне питання технічної реалізації системи ФАЛ, заданої у вигляді диз’юнктивної нормальної форми. Для цього розглянемо систему ФАЛ виду:<br /> &#160; &#160; (28.1)</p> <p>Число добутків в кожній функції обмежено величиною 2n, причому в граничному випадку кожний добуток (терм) є конституантою одиниці. Для отримання значення функції над усіма термами, що входять у вираз (28.1), необхідно виконати операцію диз’юнкції, тобто логічного додавання. У відповідності з цим, схема апаратної реалізації виразу (28.1) повинна містити послідовно підключені вхідний буфер, блок формування термів, блок диз’юнкції і вихідний буфер (рис. 28.1)<br /><br /><br /> </p> <p>Рисунок 28.1 – Загальна структурна схема ПЛІС</p> <p>В загальному випадку блок термів (кон’юнкції) є матрицею логічних елементів І, а блок диз’юнкції – матрицею логічних елементів АБО, тому послідовне з’єднання таких матриць в загальному випадку дозволяє реалізувати ФАЛ довільного типу. Отримання конкретних ФАЛ передбачає виконання певних з’єднань в матрицях елементів І та АБО.<br />Таким чином, змінюючи з’єднання елементів в матрицях І та АБО, можна налагоджувати властивості пристрою, що відповідає схемі 28.1. Практично можливі три варіанти налагодження:<br />- постійна структура матриці І та програмуєма, змінна структура матриці АБО;<br />- змінна структура матриці І та постійна структура матриці АБО;<br />- змінна структура як матриці І, так і матриці АБО.<br />Кожному з цих варіантів відповідає свій тип ПЛІС.<br />Технічною реалізацією першого типу налагодження є репрограмований постійний запам’ятовуючий пристрій (РПЗП). Другий варіант налагодження ПЛІС реалізований в ІС програмованої матричної логіки (ПМЛ), і третій – в програмованих логічних матрицях (ПЛМ).</p> mybb@mybb.ru (admin) Wed, 28 Dec 2011 00:48:18 +0400 http://mikroshema.hitbb.ru/viewtopic.php?pid=29#p29 http://mikroshema.hitbb.ru/viewtopic.php?pid=28#p28 <p>План<br />1. Загальні відомості.<br />2. Масочні ПЗП.<br />3. Програмовані ПЗП.<br />4. Ре програмовані ПЗП.</p> <p>1. Загальні відомості. Постійні ЗП призначені для зберігання інформації, яка залишається незмінною протягом всього часу роботи пристрою. Ця інформація не зникає при відключення напруги живлення. Тому в ПЗП можливий лише режим зчитування інформації, причому зчитування інформації не супроводжується її порушенням.<br />Інформація в ПЗП представляється у вигляді наявності або відсутності з’єднань між шинами адреси та даних.<br /><br /> </p> <p>Рисунок 27.1. – Постійний запам’ятовуючий пристрій з організацією 4&#215;8.</p> <p>На рисунку 27.1 зображено схему ПЗП з організацією 4&#215;8. Вона містить дешифратор з двома адресними шинами, вісім баластних резисторів Rб0 – Rб7 вихідних шин та діоди, число яких дорівнює числу логічних одиниць в інформаційних словах, записаних в ПЗП<br />Робота ЗПЗ зводиться до наступного. Після появи на виході дешифратора напруги високого рівня при наявності зв’язку через діод між ША та ШД, ця напруга прикладається до відповідного баластного резистору (Rб0 – Rб6), що в додатній логіці сприймається як поява на шині сигналу лог.1. При відсутності зв’язку струм через відповідний резистор не протікає, що відповідає сигналу лог.0. Інформація, записана таким чином в ПЗП, відповідає наступній таблиці істинності.<br /></p> <p>A1 A0 DO0 DO1 DO2 DO3 DO4 DO5 DO6 DO7<br />0 0 1 0 0 1 1 0 0 0<br />0 1 0 1 0 1 0 0 1 0<br />1 0 1 1 0 0 1 1 0 0<br />1 1 0 0 0 0 0 0 0 0</p> <p>В залежності від типу та способу організації зв’язку між шинами адреси та шинами даних всі ПЗП можуть бути розподілені на три підкласи: масочні, програмовані, ре програмовані.<br />Слід відмітити, що ПЗП зберігають інформацію у вигляді багато розрядних слів.<br />2. Масочні ПЗП. До масочних ПЗП відносять ПЗП, інформація в яких записується безпосередньо при їх виготовленні.<br />Нанесення «рисунка» структури на вихідній напівпровідниковий матеріал виконується за допомогою декількох послідовних циклів фотолітографії (проекціюванн6я через шаблон називається маскою). При цьому окремі елементи напівпровідникових приладів, що формуються, виконуються з використанням різноманітних масок.<br />Спочатку виготовляються всі фотошаблони, що забезпечують з’єднання всіх ША та ШД. В цьому випадку по всім адресам з ПЗП зчитуються логічні 1. Далі один з шаблонів замінюється іншим, в яких відсутні деякі області приладів (наприклад, колекторні переходи транзисторів), які розташовані згідно таблиці істинності між шинами в тих місцях, де з’єднання повинні бути відсутніми. Даний метод дозволяє для виготовлення ПЗП з різною інформацією замінювати лише один з фотошаблонів, що суттєво прискорює процес виготовлення.<br />Масочні ПЗП мають просту і регулярну структуру, що передбачає виготовлення ІС, здатних зберігати більший обсяг інформації.</p> <p>а) на біполярних транзисторах;<br />б) на польових транзисторах.</p> <p>Рисунок 27.2. – Фрагменти масочних ПЗП.<br />На рисунку 27.2 наведено фрагменти матриць ЕЗК ПЗП, виконаних з використанням біполярних та польових транзисторів. В обох випадках якщо з’єднальний транзистор виконаний повністю, то при появі на шині адреси напруги активного рівня цей транзистор вмикається, формуючи на вихідній шині напругу логічного 0.Якщо відповідний транзистор в процесі виготовлення був позбавлений деяких своїх частин, поява напруги на ША не супроводжується замиканням вихідної шини, і на ній залишається напруга логічної 1.<br />3. Програмовані ПЗП. Програмовані ПЗП відносяться до класу пристроїв, що програмуються лише один раз, безпосередньо їх споживачем.<br />Спочатку по всім адресам таких ІС записані сигнали або лог.0, або лог.1. Користувач на свій розсуд перезаписує по необхідним адресам відмінні від початкових логічні константи. Фізично процес запису здійснюється шляхом порушення спеціально для цього передбачених перемичок між шинами дешифрованої адреси та вихідними виводами. Такі перемички виготовляються з ніхрому, та зазвичай включаються в емітерне коло транзистора. При програмуванні для руйнування такої перемички через транзистор достатньо пропустити імпульс струму в 20..30 А при тривалості близько 1мс.<br />В нормальному режимі роботи струм схеми значно менший за необхідний для програмування. Тому записана в ЕЗК інформація не порушується при зчитуванні.<br />Імпульс струму запису формується шляхом короткочасного підвищення напруги живлення ЕЗК.<br /><br /> </p> <p>Рисунок 27.3. – Фрагмент схеми електричної принципової програмованого ПЗП<br />4. Репрограмовані ПЗП. Ре програмовані ПЗП по суті є електростатичними ПЗП. Логіка побудови ЕЗК подібна до логіки побудови динамічних ОЗП. Різниця лише в тому, що безпосередньо носієм інформації є не конденсатор, а спеціалізований МДН-транзистор. В залежності від типу цього транзистора відрізняють два види РПЗП:<br />- пристрої, що використовують в якості елемента пам’яті так звані транзистори з «плаваючим» затвором;<br />- пристрої, що використовують в якості елемента пам’яті МДН - транзистори з двошаровим діелектриком – МНОН – транзистор.<br />Загальним для обох видів є окрім швидкого зчитування записаної раніше інформації, можливість її не однократного перезапису. Однак перезапис інформації потребує винімання ІС РПЗП з пристрою та використання спеціалізованого обладнання. Сам процес перезапису займає інтервал часу, набагато більший за інтервал, необхідний для зчитування інформації. Різниця між вказаними типами РПЗП складається в різних засобах програмування.</p> <p>Рисунок 27.4. – Елементарна ЗК РПЗП з одномірною адресацією.</p> <p>Розглянемо схему ЕЗК РПЗП з одномірною адресацією. Транзистор VT1 служить для вибору за сигналом з виходу дешифратора адреси відповідного транзистора пам’яті ЕЗК – VT2. ШД через обмежуючий резистор R1 підключений до виходу джерела живлення. При відкриванні транзистора VT1 протікання струму в колі його стоку залежить від стану транзистора VT2. Наявність або відсутність струму класифікується як зберігання сигналів лог.0 або лог.1. Зазвичай, якщо струм в колі стоку VT2 протікає, вважають, що в комірку був записаний сигнал лог.0, якщо струм відсутній – сигнал лог.1.</p> mybb@mybb.ru (admin) Wed, 28 Dec 2011 00:47:56 +0400 http://mikroshema.hitbb.ru/viewtopic.php?pid=28#p28 http://mikroshema.hitbb.ru/viewtopic.php?pid=27#p27 <p>План<br />1. Статичні ОЗП на біполярних транзисторах.<br />2. Статичні ОЗП на польових транзисторах.<br />3. Динамічні ОЗП.</p> <p>1. Статичні ОЗП на біполярних транзисторах. Статичні елементарні запам’ятовуючі комірки, що використовують біполярні транзистори, це досить дорогі пристрої, виконані на основі різноманітних тригерних елементах. На сьогоднішній день даний клас схем має найбільшу швидкодію. Розглянемо більш детально схемотехнічне рішення ЕЗК на біполярних транзисторах.<br /><br /> </p> <p>Рисунок 26.1. – Принципова електрична схема ЕЗК на біполярних транзисторах.</p> <p>На рисунку 26.1 наведена принципова електрична схема ЕЗК на біполярних транзисторах. Даний елемент використовує технологію ТТЛ і призначений для застосування в ЗП з двовимірною адресацією. Його основу складають два інвертора, виконаних на трьохемітерних транзисторах VT1, VT2. Інвертори підключені послідовно та охоплені глибоким додатнім зворотнім зв’язком. Дві пари попарно об’єднаних емітерів транзисторів утворюють виводи вибірки елемента CS1 і CS2. Третя пара емітерів транзисторів утворює прямий Р1 та інверсний Р2 виходи елемента, які через вхідні опори підсилювача зчитування підключені до загальної шини.<br /> В режимі зберігання на один або обидва виводи вибірки&#160; (CS1, CS2) ЕЗК подано напругу низького рівня, при цьому тригер, утворений інверторами, знаходиться в одному із стійких станів. Припустимо, що транзистор VT2 насичений, а VT1 зачинений. Весь струм насиченого транзистора VT1 замикається через один із виводів вибірки елемента на загальну шину. Тому в колі вихідного вивода Р1 струм відсутній і інформація з ЕЗК не надходить на вхід підсилювача зчитування (URвх.ус.= 0).<br /> Для зчитування інформації на обидва входи вибірки елемента необхідно подати напругу високого рівня. При цьому єдиним шляхом протікання струму насичення транзистора залишається вихідний вивод Р1 ЕЗК. Цей струм утворює на вхідному опорі підсилювача зчитування напругу URвх.ус., полярність якої відповідає записаній в елемент інформації. Слід відмітити, що при зчитування з елемента інформації, вона губиться. При подачі на один або обидва входи вибірки напруги низького рівня тригер продовжує залишатися в тому ж стані.<br /> При необхідності записати в елемент нову інформацію на нього також спочатку подаються сигнали вибірки. Після чого на зовнішніх шинах встановлюється полярність напруги, що відповідає новій інформації. Для випадку, що розглядається, на вхід Р1 подається напруга високого рівня, а на Р2 – низького рівня. При цьому так як всі кола протікання емітерного струму транзистора VT1 є розірваними, на його колекторі формується напруга високого рівня. Ця напруга насичує транзистор VT2, який формуючи на своєму колекторі напругу низького рівня, підтверджує зачинений стан транзистора VT1. В ЕЗК записується нова інформація. Після знімання з елемента сигналів вибірки нова інформація буде зберігатися в тригері до моменту наступного запису. <br /> Якщо з багатоемітерних транзисторів елемента виключити по одному емітеру, то отримаємо елемент для ЗП з одномірною адресацією.&#160; <br />2. Статичні ОЗП на польових транзисторах. Застосування в ЕЗК статичних ОЗП польових транзисторів дозволяє отримати більш високу ступінь упаковки елементів, зменшити вартість та потужність, що споживається. Однак при цьому швидкодія ОЗП зменшується.<br />Побудову ЕЗК статичних ОЗП на польових транзистора розглянемо на прикладі елемента з одномірною адресацією. Його принципова електрична схема&#160; наведена на рисунку.<br /><br /> </p> <p>Рисунок 26.2. – Принципова електрична схема ЕЗК на польових транзисторах</p> <p>Він також містить два інвертори, але виконаних на основі ключів з навантажувальним МДН-транзистором. За рахунок введення кола додатного зворотного зв’язку інвертори утворюють структуру тригера. Виходи цього тригера через попарно послідовно включені обмежуючі резистори R1 та R2 і транзистори VT5 та VT6 з’єднані з вихідними виводами Р1 та Р2 ЕЗК. Об’єднані затвори транзисторів VT5 та VT6 утворюють вивід вобірки елемента CS.<br />Припустимо, що в деякий момент&#160; часу транзистор VT1 відкритий, а транзистор VT2 запертий. Якщо на вхід вибірки подати напругу, достатню для отримання транзисторів VT5 та VT6, тригер фактично відключений від виходів Р1 та Р2 ЕЗК, і інформація на цих виходах відсутня. ЕЗК знаходиться в режимі зберігання.<br /> Якщо на вхід вибірки подати напругу, достатню для обпирання транзисторів VT5 та VT6, інформація, що записана раніше в тригері, з’явиться на його виходах. В даному випадку на виводі Р1 з’явиться напруга низького, а на Р2 – високого рівнів. Ці напруги зчитуються підключеними до внутрішньої шини ІС підсилювачем зчитування.<br /> Для запису нової інформації при умові вибірки потрібного елемента на виводах Р1 і Р2 підсилювачем запису формуються нові значення рівнів напруги. В даному випадку для зміни записаної раніше інформації необхідно на вхід Р1 подати напругу високого рівня, а на Р2 – низького рівня. Напругу низького рівня, шунтуючи транзистор VT2, знімає з затвора VT1 напругу, що підтримує його у відкритому стані; при цьому VT1 закривається. Напруга на його стоці зростає до напруги відчинення транзистора VT2. В результаті VT2 відчиняється, підтверджуючи тим самим зачинений стан транзистора VT1. В тригер записується нова інформація.<br />3. Динамічні ОЗП. В динамічних ОЗП інформація зберігається у вигляді заряду на конденсаторі. <br />В порівнянні з&#160; статичними, динамічні ОЗП мають меншу швидкодію, але вони суттєво простіші, дешевші і забезпечують дуже високу ступінь інтеграції.<br /><br /> </p> <p>Рисунок 26.3. – Фрагмент структурної схеми динамічного ЗП.</p> <p>Розглянемо роботу динамічної ЕЗК на прикладі одно транзисторного елементу. В даній схемі реалізовано принцип одномірної адресації. На рисунку крім власне ЕЗК, спрощено показані кола, необхідні для пояснення принципів запису-зчитування. ЕЗК містить конденсатор Сп і транзисторний ключ VT1, що підключає конденсатор до шини даних. Затвор транзистора VT1 підключений до виходу дешифратора адреси CS. Тому при появі на даному виході дешифратора напруги високого рівня транзистор VT1 відкривається, підключаючи конденсатор Сп до ШД. В цьому випадку в залежності від режиму роботи можна або записувати, або зчитувати інформацію.<br />До ШД підключений затвор транзистора VT2, що виконує роль підсилювача зчитування. Після підключення потрібного конденсатора до ШД з виходу підсилювача знімається напруга, пропорційна вихідній напрузі на конденсаторі.<br />Зчитування інформації з ЕЗК супроводжується її пошкодженням. Тому при необхідності її подальшого зберігання інформація повинна бути записана знову.<br />Запис інформації в ЕЗК виконується&#160; з використанням транзисторів VT3 та VT4, які за сигналом керування підключають ШД або до джерела живлення, або до загальної шини. При виборці потрібної ЕЗК її конденсатор заряджується до напруги ШД.</p> mybb@mybb.ru (admin) Wed, 28 Dec 2011 00:47:26 +0400 http://mikroshema.hitbb.ru/viewtopic.php?pid=27#p27 http://mikroshema.hitbb.ru/viewtopic.php?pid=26#p26 <p>План.<br />1. Поняття ЗП. Призначення.<br />2. Основні параметри ЗП.<br />3. Класифікація ЗП.</p> <p>1. Призначення та визначення ЗП. Однією з функціональних частин цифрових систем є запам’ятовуючі пристрої (ЗП), які служать для прийому, зберігання і видачі інформації.<br /> Для короткочасного зберігання невеликих обсягів кодових слів зазвичай використовують регістри. При необхідності тривалого збереження і збереження великого обсягу інформації застосовують запам’ятовуючі пристрої, виконані на спеціалізованих ІС. Застосування ЗП дозволяє максимально спростити апаратну частину електронних пристроїв.</p> <p>2. Основні параметри ЗП. Будь-який ЗП характеризується рядом параметрів. Розглянемо основні з них.<br />Ємність ЗП (М) – визначає максимально можливий об’єм інформації, що зберігається в ньому.<br />Одиницею виміру кількості інформації є 1 біт. Це кількість інформації, що відповідає одному розряду двійкового числа. Зазвичай інформація, що дорівнює 1 біту, зберігається в елементарному запам’ятовуючому елементі.<br />Динамічні характеристики ЗП в загальному випадку визначаються великим числом різноманітних часових параметрів, основними серед яких є час вибірки (звертання) і час циклів адресів в режимах читання та запису.<br />Часом вибірки tA називається інтервал часу між подачею на вхід пам’яті заданого сигналу та отриманням на виході даних, при умові, що всі останні сигнали подані. <br />Згідного даного визначення час вибірки можна визначити відносно будь-якого сигналу з необхідних для роботи пам’яті. <br />Часом циклу адреси в режимі запису (tCY(A)WR) називається мінімальний час співпадання сигналів на керуючих входах пам’яті, необхідне для надійного запису в неї інформації. Аналогічно для режиму зчитування визначається і tSY(A)RD.<br />Для надійної роботи ЗП необхідно дотримуватись окремих часових співвідношень між різними керуючими сигналами. Ці співвідношення задаються часом циклу (tSY), часом встановлення (tSU), тривалістю дії (tW) та часом збереження (tV).<br /> </p> <p>Рисунок 25.1. – Типові часові діаграми роботи ЗП в режимах запису та зчитування</p> <p>Під вказаними параметрами розуміють:<br />tSY – інтервал часу між початками сигналів на будь-якому керуючому вході ІС;<br />tSY, tV&#160; - інтервали, відповідно між початками та закінченнями двох різних керуючих сигналів;<br /> tV – тривалість дії заданого сигналу керування.<br />Говорячи про швидкодію пам’яті, необхідно пам’ятати, що перш ніж зчитати інформацію, необхідно знайти її місце розташування в ЗП.<br />При розробці ЗП знайшов застосування метод довільного доступу, при якому час вибірки постійний і не залежить від місця розташування інформації в масиві.</p> <p>3. Класифікація ЗП. За функціями, які виконуються, ЗП можна класифікувати на:<br />оперативні запам’ятовуючі пристрої (ОЗП);<br />постійні запам’ятовуючі пристрої (ПЗП).<br />Оперативні ЗП можуть бути виконані як статичними, так і динамічними. В статичних ОЗП записана інформація постійно зберігається у відведеному для неї місці і не порушується при її зчитуванні. Порушення інформації можливе лише при її вимушеному затиранні або при вимкненні напруги джерела живлення.<br />В динамічних ОЗП інформація . При цьому зчитування інформації&#160; супроводжується її порушенням. Для збереження інформації її необхідно записати знов.<br />Основними вимогами, що висуваються до ОЗП, є забезпечення максимально можливої швидкодії при заданому об’ємі та організації.<br />Для позначення на принципових електричних схемах ІС ОЗП використовують скорочення RAM (random access memory).<br />Постійні запам’ятовуючі пристрої призначені для збереження інформації, що залишається незмінною протягом всього часу експлуатації пристрою. Зазвичай це або незмінні послідовності кодів, що визначають алгоритми, за якими функціонує пристрій, або деякі константи, необхідні для виконання певних обчислень.<br />В залежності від можливості запису інформації ПЗП поділяють на три підкласи: масочні ПЗП програмовані ПЗП, репрограмовані ПЗП.<br />Для позначення на схемах електричних принципових ІС ПЗП використовують скорочення ROM (read only memory).</p> mybb@mybb.ru (admin) Wed, 28 Dec 2011 00:46:55 +0400 http://mikroshema.hitbb.ru/viewtopic.php?pid=26#p26 http://mikroshema.hitbb.ru/viewtopic.php?pid=25#p25 <p>План.<br />1. Паралельні лічильники.<br />2. Лічильник з довільним коефіцієнтом рахунку.</p> <p> 1. Паралельні лічильники бувають двох типів: синхронні паралельні та синхронні послідовні. </p> <p>Рисунок 24.1. – Синхронний послідовний складаючий лічильник на JK-тригерах.</p> <p> На рисунку 24.1 наведений синхронний послідовний лічильник. За способом подачі синхроімпульсів такі лічильники паралельні, тобто синхроімпульси надходять на всі тригери лічильника паралельно, а за способом керування (подачі керуючих імпульсів) - послідовні. Синхронний послідовний лічильник має підвищену швидкодію, однак, за рахунок послідовного формування керуючих рівнів, на входи “J” та “К” рахункових тригерів, швидкодія трохи зменшується. Цього недоліку позбавлені паралельні синхронні лічильники, в яких формування керуючих рівнів та їх подача на відповідні входи тригерів лічильника здійснюється одночасно, тобто паралельно. Приклад реалізації паралельного синхронного лічильника наведений на рисунку 24.2.</p> <p>Рисунок 24.2. – Паралельний синхронний лічильник на JK-тригерах.</p> <p> Оскільки лічильник має одну загальну лінію синхронізації, стан тригерів змінюється синхронно, тобто ті тригери, які за синхроімпульсом повинні змінити свій стан, роблять це одночасно, що істотно підвищує швидкодію синхронних лічильників. <br /> 2. Лічильники з довільним коефіцієнтом рахунку. Принцип побудови подібного класу рахункових пристроїв полягає у виключенні декількох станів звичайного двійкового лічильника, які є надлишковими для лічильників з коефіцієнтом рахунку, що відрізняються від двійкових. При цьому надлишкові стани виключаються за допомогою зворотних зв'язків усередині лічильника. <br /> Число надлишкових станів для будь-якого лічильника визначається з наступного виразу: </p> <p>М = 2m – Крах,</p> <p>де М - число заборонених станів, <br />Крах - необхідний коефіцієнт рахунку; <br />2m - число стійких станів двійкового лічильника. <br /> Завдання синтезу лічильника з довільним коефіцієнтом рахунку полягає у визначенні необхідних зворотних зв'язків і мінімізації їхнього числа. Необхідна кількість тригерів визначається з виразу:</p> <p>n= [log2 Крах],</p> <p>де [log2 Крах] - двійковий логарифм заданого коефіцієнта рахунку Крах, округлений до найближчого цілого числа. <br /> У кожному окремому випадку доводиться застосовувати якісь конкретні методи одержання необхідного коефіцієнта рахунку. Існує кілька методів одержання лічильників із заданим коефіцієнтом рахунку Крах. Один з цих методів полягає в негайному скиданні в “0” лічильника, який встановився в комбінацію, що відповідає числу Крах. Його називають також методом авто скидання. Розглянемо приклад реалізації лічильника з Крах=10 методом авто скидання. Очевидно, що “скидаючи” двійковий чотирьох розрядний лічильник на нуль щоразу, коли він буде приймати стан 1010, можна забезпечити ”повернення” лічильника у вихідний стан через кожні десяти імпульсів. Подібний прийом зручно застосовувати при використанні лічильників в інтегральному виконанні, що має комірки кон’юнкції (І) на входах установки в нуль, як це зроблено в мікросхемі К1533ИЕ5. У даному прикладі (рисунок 24.3) організовані з'єднання, що забезпечують коефіцієнт рахунку Крах =10. </p> <p> Рисунок 24.3. – Приклад реалізації лічильника з Крах = 10.</p> <p> Таблиця 24.1. – Конфігурації з'єднань для одержання різних коефіцієнтів рахунку.</p> <p>К1533ИЕ5 Коефіцієнти рахунку<br /> 3 5 6 9 10 12<br />Вхід 14 14 14 14 14 14<br />Вихід 9,12 8,9,12 8,9,12 всі всі всі<br />З’єднання виводів 1-12<br />2-12<br />3-9 1-12<br />2-12<br />3-8 1-12<br />2-9<br />3-8 1-12<br />2-12<br />3-11 1-12<br />2-9<br />3-11 1-12<br />2-8<br />3-11</p> <p> Як видно з рисунку 24.3, роль комірки, що виявляє факт досягнення кодової комбінації 1010 на виходах лічильника, грає елемент І.<br /> В таблиці 24.1 пояснюються конфігурації з'єднань для одержання різних коефіцієнтів рахунку за допомогою лічильника К1533ИЕ5. Найбільш очевидні варіанти одержання коефіцієнтів (2, 4, 8, 16) в таблиці не зазначені. У графі “З'єднання” таблиці зазначено, які виходи мікросхеми повинні бути з'єднані між собою: наприклад, вказівка 1-12 означає, що потрібно з'єднати вивід 1 з виводом 12. В строках&#160; “Вхід” та “Вихід” таблиці зазначені номери виводів мікросхеми, на які варто подавати вхідні імпульси та з яких слід знімати вихідні, відповідно. Слід зазначити, що ІМС К1533ИЕ5 складається із чотирьох рахункових тригерів, один з яких має роздільні виводи входу та виходу, а інші три тригери з'єднані послідовно за схемою асинхронного лічильника.</p> mybb@mybb.ru (admin) Wed, 28 Dec 2011 00:46:33 +0400 http://mikroshema.hitbb.ru/viewtopic.php?pid=25#p25 http://mikroshema.hitbb.ru/viewtopic.php?pid=24#p24 <p>План.<br /> 1. Визначення, основні параметри і ккласифікація лічильників.<br /> 2. Асинхронний двійковий складаючий лічильник.<br /> 3. Лічильник зворотного рахунку (віднімаючий лічильники).<br /> 4. Реверсивні лічильники.</p> <p>1. Лічильником називається послідовнісний пристрій, призначений для рахування вхідних імпульсів та фіксації їх числа в двійковому коді.<br />В цифрових схемах лічильники можуть виконувати наступні мікрооперації над кодовими числами:<br />1) встановлення в початковий стан(запис нульового коду);<br />2) запис вхідної інформації в паралельній формі;<br />3) зберігання інформації;<br />4) виведення інформації, що зберігається в паралельній формі;<br />5) інкремент – збільшення кодового числа (слова), що зберігається на одиницю;<br />6) декремент – зменшення кодового числа (слова), що зберігається на одиницю.</p> <p>Основним статичним параметром лічильника є модуль рахунку М, який характеризує максимальну кількість імпульсів, після надходження яких лічильник встановлюється у початковий стан.<br />Основним динамічним параметром, що визначає швидкодію лічильника, є час встановлення вихідного коду tk , який характеризує інтервал часу між моментом надходження вхідного сигналу і моментом встановлення нового коду на виході.<br />Лічильники класифікуються наступним чином:<br />1) за значенням модуля рахунку:<br />- двійкові, модуль рахунку яких дорівнює цілому ступеню числа 2 (М= 2n);<br />- двійково-кодовані, в яких модуль рахунку може приймати будь-яке, не рівне цілому ступеню числа 2, значення;<br />2) за напрямом рахунку:<br />- сумуючі, які виконують мікрооперацію інкремента над двійковим кодом (словом), що зберігається;<br />- віднімаючі, які виконують мікрооперацію декремента над двійковим кодом (словом), що зберігається;<br />- реверсивні, виконують в залежності від значення керуючого сигналу мікро операцію інкримента чи дектемента над кодовим числом (словом), що зберігається;<br />3) за способом організації між розрядних зв’язків:<br />- лічильники з послідовним переносом, в яких перемикання тригерів&#160; розрядних схем здійснюється послідовно один за другим;<br />- лічильники з паралельним переносом, в яких перемикання тригерів&#160; розрядних схем здійснюється одночасно по сигналу перенесення;<br />- лічильники з комбінованим послідовно-паралельним переносом, при якому застосовуються різні комбінації способів перенесення.</p> <p>2. Асинхронний двійковий лічильник являє собою сукупність послідовно з'єднаних тригерів (D - або JK), кожний з яких асоціюється з бітом у двійковому представленні числа. Якщо в лічильнику m тригерів, то число можливих станів лічильника дорівнює 2m, і, отже, модуль рахунку М також дорівнює 2m. Рахункова послідовність у двійковому складаючому лічильнику починається з нуля і доходить до максимального числа (2m-1), після чого знову проходить через нуль і повторюється. У двійковому віднімаючому лічильнику, послідовні двійкові числа перебираються у зворотному порядку, і при повторенні послідовності максимальне число слідує за нулем. <br /> Розглянемо двійковий складаючий&#160; лічильник за модулем рахунку М=16, реалізований на базі JK-тригерів (ри. 23.1). <br /><br /> </p> <p> Рисунок 23.1. – Структурна схема послідовного чотирьох розрядного лічильника на JK - тригерах </p> <p>Як видно з риисунку, синхронізуючі входи всіх тригерів, крім крайнього лівого (Т1), з'єднані з виходами попередніх тригерів. Тому стан тригера змінюється у відповідь зі зміною стану попереднього тригера. <br />З таблиці переходів лічильника видно, що значення розряду в обраній позиції змінюється тоді, коли в сусідній праворуч позиції стан переходить із “1” в “0”, керування тригерами здійснюється заднім фронтом синхроімпульсів (від’ємним перепадом напруги імпульсу синхронізації).<br />Часова діаграма, що пояснюють роботу асинхронного складаючого лічильника наведені на мал. 23.2.<br /><br /> <br /><br /> </p> <p> Рисунок 23.2. – Часова діаграма роботи асинхронного складаю чого лічильника.</p> <p>3. На рисунку 23.3 наведена схема асинхронного трьохрозрядного двійкового віднімаючого лічильника, побудованого на базі D-тригерів. Відзначимо, що умови для зміни станів тригерів віднімаючих лічильників аналогічні умовам для складаючих лічильників з тією лише різницею, що вони повинні “опиратися” на значення інверсних, а не прямих виходів тригерів. Отже, розглянутий вище лічильник можна перетворити у віднімаючий, просто перемкнувши входи “С” тригерів з виходів Q на виходи&#160; . Якщо в якості розрядних тригерів використовуються D-тригери, що синхронізуються переднім фронтом синхроімпульсів, то для одержання асинхронного віднімаючого лічильника входи “С” наступних тригерів з'єднуються із прямими виходами попередніх, як і в лічильнику прямого рахунку, побудованого на JK-тригерах. <br />Робота віднімаючого лічильника на D-тригерах наочно показана на рис. 23.4. Видно, що після нульового стану всіх тригерів, з надходженням першого синхроімпульсу вони встановлюються в стан “1”. Надходження другого синхроімпульсу призводить до зменшення цього числа на одну одиницю і т.д.<br /> </p> <p> Рисунок 23.3. – Структурна схема трьох розрядного віднімаючого лічильника на D-тригерах </p> <p>Після надходження восьмого імпульсу, знову, всі тригери обнуляються і цикл рахунку повторюється, що відповідає модулю М=8.<br /><br /> </p> <p> Рисунок 23.4. – Часова діаграма роботи трьох розрядного віднімаючого лічильника на D-тригерах <br />4. У деяких випадках необхідно, щоб лічильник міг працювати як у прямому, так і в зворотному напрямку рахунку. Такі лічильники називаються реверсивними. Реверсивні лічильники можуть бути як асинхронного, так і синхронного типу. Вони будуються шляхом застосування логічних комутаторів (мультиплексорів) в ланцюгах зв'язку між тригерами. Так, наприклад, асинхронний реверсивний двійковий лічильник можна побудувати, якщо забезпечити подачу сигналів з прямого (при складанні) або з інверсного (при відніманні) виходу попереднього JK- або Т-триггера на рахунковий вхід наступного. У випадку, коли реверсивний лічильник будується на базі D-тригерів, керованих переднім фронтом, для одержання режиму прямого рахунку варто з'єднати інверсний вихід попереднього з рахунковим входом наступного тригера. <br /> Всі розглянуті типи лічильників можуть бути використані в цифрових пристроях “помірної” швидкодії, коли частота проходження синхроімпульсів не перевищує критичного значення, при якому час затримки встановлення тригерів останніх (старших) розрядів лічильника стає рівним із тривалістю періоду вхідних тактових імпульсів. В зв'язку з цим, асинхронні лічильники будуються на відносно невелику кількість розрядів, тому що при більшій кількості розрядів вихідні сигнали тригерів старших розрядів з'являються пізніше, ніж керуючі фронти синхроімпульсів ( що надходять на вхід першого тригера).</p> mybb@mybb.ru (admin) Wed, 28 Dec 2011 00:45:57 +0400 http://mikroshema.hitbb.ru/viewtopic.php?pid=24#p24 http://mikroshema.hitbb.ru/viewtopic.php?pid=23#p23 <p>План.<br />1. Визначення, область застосування.<br />2. Реалізація регістрів зсуву. Принцип дії</p> <p>1. Регістри зсуву. Регістри з послідовним прийомом або видачею інформації називаються регістрами зсуву. Регістри зсуву можуть виконувати функції зберігання та перетворення інформації. Вони можуть бути використані для побудови помножувачів і дільників чисел двійкової системи числення, тому що зсув двійкового числа ліворуч на один розряд відповідає множенню його на два, а зсув праворуч – поділенню на два.<br />Регістри зсуву широко використаються для виконання різних часових перетворень цифрової інформації: перетворення послідовної цифрової інформації в паралельний код або перетворення паралельного коду в послідовний. Регістри зсуву можуть служити також як елементи затримки сигналу, представленого в цифровій формі. Дійсно, регістри з послідовним прийомом і виведенням здійснюють затримку передачі інформації на m+1 тактів ( m+1 - число розрядів регістра) машинного часу. <br />2. Регістри зсуву звичайно реалізуються на D-тригерах або на RS-тригерах, де для введення інформації в перший розряд включається інвертор (перший розряд являє собою D-тригер). Слід зазначити, що всі регістри зсуву будуються на базі двоступеневих тригерів або синхронізованих фронтом синхроімпульсу. Розрядність регістрів зсуву, як і у регістрів зберігання, визначається кількістю тригерів, що входять у їх склад. На рисунку. 22.1 наведені схеми 4-розрядних регістрів зсуву, реалізованих на D- і RS-тригерах, а часові діаграми, що пояснюють роботу регістра зсуву, наведені на рисунку 22.2. <br /><br /> </p> <p>Рисунок 22.1. – Схеми 4-розрядних регістрів зсуву, реалізованих на D-тригерах (а) і RS-тригерах (б).</p> <p>Рисунок 22.2. – Часова діаграма регістра зсуву.</p> <p>Виведення паралельної інформації з регістра зсуву здійснюється при підключенні всіх тригерів регістра до окремих виводів ( на рисунках ці виводи показані штриховими лініями). Як було зазначено раніше, регістри зсуву синхронізуються фронтом тактуючих імпульсів, тобто запис нової інформації в тригери регістра відбувається протягом дуже короткого часу - за час тривалості фронту синхроімпульсу, точніше в момент надходження відповідного фронту синхроімпульсу. Звичайно, це “час” значно менше за час поширення сигналу, тобто час перемикання тригера регістра в новий стан. Роботу регістра зсуву розглянемо на прикладі схеми, наведеної на рис. 21.7, а. <br /> Можна припустити, що на початку всі тригери регістра перебувають у стані логічного нуля, тобто Q0=0, Q1=0, Q2=0, Q3=0. Якщо на вході D-тригера Т1 має місце логічний 0, то надходження синхроімпульсів на входи “С” тригерів не міняє їхні стани. <br /> Як видно, синхроімпульси надходять на відповідні входи всіх тригерів регістра одночасно та записують в них інформацію з інформаційних входів. На інформаційних входах тригерів Т2, Т3, Т4 - рівні логічного “0”, тому що інформаційні входи наступних тригерів з'єднані з виходами попередніх тригерів, що перебувають у стані логічного “0”, а на вхід “D” першого тригера, за умовою приклада, подається “0” із зовнішнього джерела інформації. При подачі на вхід “D” першого тригера “1”, із надходженням першого синхроімпульсу, у цей тригер запишеться “1”, а в інші тригери - “0”, тому що до моменту надходження фронту синхроімпульсу на виході тригера Т1 ще був присутній логічний “0”. Таким чином, у тригер Т1 записується та інформація (той біт), що була на його вході “D” в момент надходження фронту синхроімпульсу й т.д. <br /> При надходженні другого синхроімпульсу логічна “1” з виходу першого тригера, запишеться в другий тригер, і в результаті відбувається зсув спочатку записаної “1” із тригера Т1 у тригер Т2, із тригера Т2 у тригер Т3 і т.д. Таким чином, відбувається послідовний зсув інформації, що надходить на вхід регістра (у послідовному коді) на один розряд вправо в кожному такті синхроімпульсів. <br /> Після надходження m синхроімпульсів (m=4) регістр виявляється повністю заповненим розрядами числа, що послідовно вводиться вхід “D”. Протягом наступних чотирьох синхроімпульсів відбувається послідовне порозрядне виведення з регістра записаного числа, після чого регістр виявляється повністю очищеним.</p> mybb@mybb.ru (admin) Wed, 28 Dec 2011 00:45:15 +0400 http://mikroshema.hitbb.ru/viewtopic.php?pid=23#p23 http://mikroshema.hitbb.ru/viewtopic.php?pid=22#p22 <p>План.<br />1. Визначення регістра. Основні функції та класифікація.<br />2. Регістри пам’яті (паралельні регістри).</p> <p>1. Регістром називається послідовнісний пристрій, призначений для запису, зберігання та зсуву інформації, представленої у вигляді багаторозоядного двійкового коду.<br />В загальному випадку регістр може виконувати наступні мікрооперації над двійковими кодами:<br />1) встановлення у вихідний стан (запис нульового коду);<br />2) запис вхідної інформації в послідовній формі;<br />3) запис вхідної інформації в паралельній формі;<br />4) зберігання інформації;<br />5) зсув інформації, що зберігається, праворуч або ліворуч;<br />6) видача інформації, що зберігається в послідовній формі;<br />7) видача, інформації, що зберігається в паралельній формі.<br />Будь-який&#160; N-розрядний регістр складається з N однотипових комірок – розрядних схем. При цьому кожна розрядна схема складається з тригерної підсистеми (елемента пам’яті) та деякої комбінаційної схеми, що перетворює вхідні сигнали та стан тригерної підсистеми у вихідні сигнали регістра.<br />Регістри класифікують наступним чином:<br />1) за способом прийняття інформації:<br />- паралельні (статичні), в яких інформація записується та зчитується лише в паралельній формі (рис.21.1.);<br />- послідовні (регістри зсуву), в яких інформація записується та зчитується лише в послідовній формі (рис.21.2);<br />- послідовно-паралельні, в яких інформація записується або зчитується як в паралельній, так і в послідовній формах, вони, в свою чергу, поділяються на регістри з послідовним прийомом і паралельною видачею (рис. 21.3); з паралельним прийомом і послідовною видачею (рис. 21.4); комбіновані, з різними способами прийому і видачі (рис.21.5) і реверсивні;<br />2) за кількістю каналів передачі інформації:<br />- парафазні, в яких інформація записується і зчитується в прямому (Q) і зворотному (Q) кодах;<br />- однофазні, в яких інформація записується і зчитується&#160; або в прямому (Q), або в зворотному (Q) кодах<br />3) за способом тактування:<br />- однотактні, що керуються однією керуючою послідовністю імпульсів;<br />- багатоактні, що керуються декількома керуючими послідовностями імпульсів.</p> <p>Рисунок 21.1. – Функціональна схема паралельного регістра.</p> <p>Рисунок 21.2. – Функціональна схема послідовного регістра.</p> <p>Рисунок 21.3. – Функціональна схема регістра з послідовним прийомом і паралельною видачею.</p> <p>Рисунок 21.4. – Функциональна схема регістра з паралельним прийомом і послідовною видачею.</p> <p>Рисунок 21.5. – Функциональна схема комбінованого регистра.</p> <p>2. Паралельний регістр. Паралельний регістр призначений для виконання лише 1-ї, 3-ї, 4-ї та 7-ї з перелічених мікрооперацій над двійковими кодами (кодовими словами), тобто обробляє інформацію лише в паралельній формі. Тому розрядні схеми, що його утворюють, не пов’язані між собою. Регістри з паралельним прийомом і видачею інформації служать для зберігання інформації і називаються регістрами пам'яті або зберігання. Зміна інформації, що зберігається, у регістрі пам'яті (запис нової інформації) здійснюється після встановлення на входах D0 … Dm&#160; нової цифрової комбінації (інформації) при надходженні визначеного рівня або фронту синхросигналу (синхроімпульсу) С на вхід “С” регістра. Кількість розрядів цифрової інформації, що записується визначається розрядністю регістра, а розрядність регістра, в свою чергу, визначається кількістю тригерів, що утворять цей регістр. В якості розрядних тригерів регістра пам'яті використаються синхронізовані рівнем або фронтом тригери. Регістри пам'яті можуть бути реалізовані на D-тригерах, якщо інформація надходить на входи регістра у вигляді однофазних сигналів і на RS-тригерах, якщо інформація надходить у вигляді парафазних сигналів. У деяких випадках регістри можуть мати вхід для встановлення виходів у стан “0”. Цей асинхронний вхід називають входом R “скидання” тригерів регістра. На рисунку 21.6 наведені схеми 4-розрядних регістрів пам'яті на D- і RS-тригерах, синхронізованих рівнем та фронтом синхроімпульсів (звичайно чотири тригери об'єднані в одному корпусі ІМС). <br /><br /> </p> <p>&#160; &#160; &#160;а)&#160; &#160; &#160; &#160; б)&#160; &#160; &#160; &#160; в)</p> <p>Рисунок 21.6. – Регістри зберігання, на D-тригерах, синхронізованих рівнем синхроімпульсу (а), фронтом (б) і на RS-тригерах, синхронізованих фронтом (в).</p> mybb@mybb.ru (admin) Wed, 28 Dec 2011 00:44:51 +0400 http://mikroshema.hitbb.ru/viewtopic.php?pid=22#p22 http://mikroshema.hitbb.ru/viewtopic.php?pid=21#p21 <p>План <br />1. D-тригер: таблиця переходів, часова діаграма, логічна структура.<br />2. Синтез D-тригера на базі синхронного та асинхронного RS-тригерів.<br />3. Т-тригер. Його реалізація на базі JK-тригера та Т-тригера.</p> <p>1. D-тригер називають інформаційним тригером, також тригером затримки. D - тригер буває тільки синхронним. Він може перемикатися як рівнем синхроімпульсу, так і його фронтом. Для тригера типу D, стан в інтервалі часу між сигналом на вхідній лінії та наступним станом тригера формується простіше, ніж для будь-якого іншого типу. <br />По синхроімпульсу D-тригер приймає той стан, що має вхідна лінія, відповідно до таблиці станів.<br /> </p> <p>На рис. 20.1 наведена часова діаграма, що пояснюють його роботу.<br /> <br /> </p> <p>Рисунок 20.1. – Часова діаграма роботи D-тригера.</p> <p>Як видно з таблиці станыв, D-тригер має як мінімум дві вхідні лінії: одна - для подачі синхроімпульсів; інша – інформаційних сигналів. Схемне позначення D - тригера наведене на рис. 20.2.<br /><br /> </p> <p>Рисунок 20.2. – Умовне графічне позначення D-тригера.</p> <p>Приклад синтезу D-тригера, керованого рівнем синхроімпульсу з асинхронного одноступінчастого RS-тригера. Для цього D-тригер представляють як сукупність RS-тригера і комбінаційного вхідного пристрою, тобто представляється так, що вхідними лініями RS-тригера управляє комбінаційний пристрій (КП). Вхідними змінними КП є сигнали Q0 , C, D, а вихідними (функціями) - S та R. Якщо врахувати, що сигнали R і S є для RS-тригера керуючими сигналами, то таблиця станів синтезованого тригера буде містити п'ять стовпців: два стовпці - для змінних D-тригера - D і Q0, один - для функції Q (вихідний сигнал синтезованого тригера, він же є вихідним сигналом базового RS-тригера) і два стовпці - для змінних R та S RS-тригера <br /><br /> </p> <p>Стовпці 1, 2, 3 відповідають таблиці станів D-тригера, а в стовпці 4, 5 записуються значення сигналів R і S, при подачі яких на входи RS-тригера, останній повинен приймати такі ж стани, що й D-тригер. Це обумовлено тим, що RS-тригер є вихідним вузлом D-тригера. <br />З таблиці видно: якщо тригер перебував у стані “0” (Q0 =0), щоб він зберіг цей стан і після надходження чергового синхроімпульсу (відзначимо, що перемикання стану тригера відбувається тільки при наявності синхроімпульсу, а кожен рядок таблиці станів відповідає новому синхроімпульсу) на вході S (RS-тригера) необхідно підтримувати рівень “0”, а на вході R - будь-який рівень, тому що коли тригер перебуває в стані”0”, він зберігає цей стан незалежно від стану сигналу R. <br />Для другого рядка таблиці станів Q0=1, а новий стан тригера “0” (Q=0), отже, необхідно подати на вхід R - рівень логічної 1 і т.д. Для кожного рядка, де Q0=1, цей стан тригера збережеться незалежно від значення сигналу S (тому що при S=0 - режим зберігання, а при S=1 - запис одиниці). <br />Після заповнення таблиці станів, використовуючи карти Карно (рис. 20.3), записують логічні вирази для функцій комбінаційного пристрою S та R (варто пам'ятати, що ці сигнали є функціями аргументів Q0 , D і вхідними змінними для RS-тригера. </p> <p>Рисунок 20.3. – Мінімізація Функцій за допомогою карт Карно.<br />За отриманими логічними виразами можна побудувати схему D-тригера (рис.20.4). <br /><br /> </p> <p>Рисунок 20.4. – Логічна схема D-тригера на базі синхронного RS-тригера.</p> <p>Розглянутий вище D-тригер синтезований на базі синхронного RS-тригера. Його можна синтезувати також на базі двоступіневого, а також - простого, асинхронного RS-тригера. Як вже було відзначено вище, перемикання D-тригера відбувається лише при наявності (надходженні) синхроімпульсу. З врахуванням цього, логічні функції S та R можна записати у вигляді <br />S = C D;<br /> .<br />Схема, що реалізує ці функції, містить два елементи кон’юнкцыъ та один інвертор. На рис. 20.5 наведена схема D-тригера, побудованого на базі асинхронного RS-тригера. <br /><br /> </p> <p>Рисунок 20.5. – Схема D-тригера, що керується синхроімпульсом, на базі асинхронного RS-тригера.</p> <p>Зазвичай, в одному корпусі ІМС міститься два D-тригери, керованих фронтом. D-тригери в інтегральному виконанні мають також додаткові асинхронні входи керування S та R. Функції асинхронних входів не залежать від сигналів синхронізації. <br />3. Т-тригер - це тригер рахунку. Т-тригер має один вхід (допоміжні входи примусової встановлення “0” та “1” не розглядаються), куди подають синхроімпульси. Після подачі кожного синхроімпульсу стан Т-тригера змінюється в зворотній (інверсний) попередньому стану (аналогічно стану JK-тригера при комбінації вхідних змінних J=1 і K=1). Т-тригери будуються тільки на базі двоступінчастих (RS, D, JK) тригерів. <br />Т-тригер можна синтезувати з будь-якого типу двоступінчастого тригера. Розглянемо приклад синтезу Т-тригера з JK-тригера. Для цього Т-тригер представимо як сукупність комбінаційного пристрою КП та JK-тригера (рис. 20.6). </p> <p>Рисунок 20.6. – Функціональна схема Т-тригера.</p> <p>Наведений на рис.20.6, комбінаційний пристрій повинен забезпечити наявність на виходах J і K відповідні сигнали керування RS-тригером (при подачі на його входи сигналів Q та Т), у відповідності з таблицею станів.</p> <p>Карти Карно, за допомогою яких отримані мінімальні форми логічних виразів для функцій J та K, наведені на рис 20.7.</p> <p>Рисунок 20.7. – Карти Карно для функцій J та K.<br />З отриманих логічних виразів видно, що для побудови Т-тригера, досить об'єднати входи C, J, K JK-тригера, як показано на рис. 20.8.&#160; <br />&#160; </p> <p>&#160; &#160; &#160; &#160; &#160;<br />Рисунок 20.8. –&#160; Схема Т-тригера, виконаного на базі JK-тригера.</p> <p>Тригер рахунку можна синтезувати також на базі D-тригера. Розглянемо приклад реалізації Т-тригера на базі D-тригера, що премикається фронтом синхроімпульсу. Сполучена таблиця станів синтезованого тригера та D-тригера наведена має вигляд:<br /><br /> </p> <p> Карта Карно, використовувана для мінімізації логічного вираження функції, КУ, містить усього один контур із двома клітинами, отже, функція буде містити теж всього одну змінну:</p> <p>З логічного виразу функції D видно, що для одержання Т-тригера з D-тригера, досить з'єднати інверсний вихід D-тригера з його входом D (рис. 20.9). </p> <p>Рисунок 20.9. – Схема Т-тригера, виконаного на базі D-тригера.<br /><br /><br /> </p> <p>Рисунок 20.10 – Часова діаграма роботи Т-тригера.</p> <p>Часова діаграма, що пояснює принцип роботи Т-тригера наведена на рис. 20.10. З неї видно, що перемикання стану тригера, виконаного на базі D-тригера, відбувається в моменти надходження передніх фронтів синхроімпульсів. Частота проходження імпульсів на виході Т-тригера у два рази менше частоти вхідних синхроімпульсів, що дозволяє використати його як дільники частоти. Якщо один Т-тригер дозволяє ділити частоту на два, то для реалізації дільника частоти на чотири буде потрібно два тригери, з'єднаних послідовно і т.д.</p> mybb@mybb.ru (admin) Wed, 28 Dec 2011 00:44:23 +0400 http://mikroshema.hitbb.ru/viewtopic.php?pid=21#p21 http://mikroshema.hitbb.ru/viewtopic.php?pid=20#p20 <p>План<br />1. Принцип дії RS-тригера: логічна структура, таблиці станів, часові діаграми.<br />2. Синхронний RS-тригер.<br />3. JK-тригер: логічна структура, таблиця станів.</p> <p>1. Важливим методом, що використовується для опису роботи RS- тригера, є метод таблиць станів (таблиць переходів). Таблиця станів RS-тригера в скороченій формі (цю таблицю називають також керуючою таблицею, таблицею функціонування) містить два вхідних сигнали (сигнали R та S) і один вихідний сигнал Q (функція). Хоча тригери мають два виходи - один прямій Q, а інший - інверсний `Q, в описі тригера та в таблиці станів вказують лише стан прямого виходу Q. </p> <p> З таблиці станів тригера видно, що при подачі на вхід R рівня логічної «1» тригер приймає стан логічного «0», а при подачі керуючого сигналу «1» на вхід S - стан «1». Слід зазначити також, що якщо до подачі керуючого сигналу, наприклад, на вхід R, тригер перебував у стані логічного «0», його стан не зміниться і після подачі сигналу «1» на вхід R. Якщо на обох входах тригера є рівні логічного «0»- цей стан відповідає режиму зберігання і тригер зберігає попередній стан. У таблиці цей стан позначений умовно Q0. При подачі на входи R та S одночасно рівня «1» тригер буде перебувати в невизначеному (або неправильному) стані, тому таке сполучення сигналів R та S називається забороненою комбінацією керуючих сигналів і в таблиці станів позначається буквою a. <br /> Скорочена таблиця станів тригера відображає лише динаміку зміни стану тригера і не враховує властивість тригера запам'ятовувати одиницю інформації. Повна таблиця станів тригера повинна враховувати вплив (на процес керування) значення попереднього стану&#160; тригера Q0.&#160; Причому Q0 представляється як вхідна змінна. Повна таблиця станів RS -тригера має наступний вигляд</p> <p> Особливість RS-тригера полягає в тому, що при подачі одночасно на входи R та S сигналу, що відповідає логічній 1, стан тригера стає невизначеним: на обох виходах Q та `Q встановиться рівень “1”, а після зняття з входів керуючих сигналів, в силу випадкових причин, тригер може встановитися в стан “0” або “1”. Очевидно, що для нормальної роботи тригера необхідно виключити зазначене сполучення вхідних сигналів, що призводить до невизначеного стану, що можна здійснити, передбачивши виконання заборонної умови R &#215; S=0. <br /> Схема RS- тригера, реалізованого в базисі І-НІ, наведена на рисунку 19.1.<br /> </p> <p> Рисунок 19.1. – Схема RS- тригера, реалізованого в базісі І-НІ.</p> <p>RS-тригером з інверсними входами або кон’юнктивною бістабільною коміркою називають тригер, що встановлюється при&#160; =0 і скидається при&#160; =0. Логічна схема такого тригера на елементах І-НІ наведена на рисунку 19.2.</p> <p>Рисунок 19.2. – Схема RS-тригера, що керується низьким рівнем сигналу.</p> <p> Схема RS -тригера, виконана на елементах базису АБО-HІ, наведена на рис. 19.3, а. часова діаграми, що пояснюють роботу RS-тригера, наведені на рис. 19.4.</p> <p>Рисунок 19.3. – Схема RS-тригера на елементах АБО-НІ.</p> <p>Рисунок 19.4. – Часова діаграма роботи RS-тригера на елементах АБО-НІ.<br />З часової діаграми видно, що RS-тригери перекидаються, тобто управляються сигналами R та S, у будь-який момент часу. У тих випадках, коли тривалості керуючих сигналів не синхронізовані (не погоджені), тригер може перебувати в невизначеному стані (інтервали часу t4, t5), і тому такі тригери називають асинхронними. <br />Тригер, побудований на базі елементів АБО-НІ, називають також диз’юнктивною бістабільною коміркою. Бістабільні комірки, крім самостійного застосування, входять як складова частина у тригери інших типів. <br />2. Синхронний RS-тригер. Синхронні тригери забезпечуються додатковим входом, по якому надходить синхронізуючий (тактуючий) сигнал. При цьому зміна стану тригера відбувається (при наявності керуючого сигналу) тільки в ті моменти часу, коли на спеціальний синхровхід тригера надходить тактуючий імпульс (рис 19.5).<br /><br /> </p> <p>Рисунок 19.5. – Часова діаграма роботи синхронного RS-тригера.<br />Синхронний RS-тригер будується відповідно до рис. 19.6, , а його умовне зображення на принципових і функціональних схемах наведене на рис. 19.7. Синхронізуючий вхід позначається буквою С. </p> <p>Рисунок 19.6. – Структура синхронного RS-тригера.</p> <p>Рисунок 19.7. – Умовне графічне позначення синхронного RS-тригера.</p> <p>Вхідні сигнали S та R є інформаційними, а&#160; входи С - синхронізуючими, по них відбувається перемикання тригера. Слід зазначити, що для надійної роботи тригера необхідно, щоб тривалість перемикаючого сигналу (синхронізуючого сигналу) на вході С була не менше часу перемикання тригера. Часом перемикання (спрацьовування, установки) тригера називається час, що проходить від моменту зміни вхідних сигналів до відповідної зміни стану виходів при врахуванні затримок поширення сигналу логічними елементами, що входять до складу тригера. <br />3. JK-тригер. Серед тригерів особливе місце займають JK-тригери, що мають більш широкі функціональні можливості. <br />Спрощена таблиця станів JK-тригера має вигляд:</p> <p> З таблиці станів видно, що для перших трьох рядків входи J та K відіграють роль входів S і R RS-тригера. Однак, для четвертого набору змінних, коли J=K=1 стан тригера сильно відрізняється від стану RS-тригера. Для RS-тригера - це заборонена комбінація вхідних змінних, а в JK-тригері інвертується попередній стан. JK-тригер можна синтезувати (побудувати) на базі двоступінчастого RS-тригера, для чого варто представити функціональну схему JK-тригера як сукупність КП та синхронного RS-тригера (рис. 19.8). <br /><br /> </p> <p>Рисунок 19.8. – Функціональна схема JK-тригера.</p> <p>Логічна структура JK-тригера, наведена на рис. 19.9. </p> <p>Рисунок 19.9. – Логічна структура JK-тригера. </p> <p>Рисунок 19.10. – Умовне графічне позначення JK-тригера</p> <p>JK-тригери, що випускаються промисловістю у вигляді інтегральних мікросхем також мають асинхронні входи установки “0” і “1”(R та S входи відповідно).</p> mybb@mybb.ru (admin) Wed, 28 Dec 2011 00:43:54 +0400 http://mikroshema.hitbb.ru/viewtopic.php?pid=20#p20 http://mikroshema.hitbb.ru/viewtopic.php?pid=19#p19 <p>План<br />1. Поняття послідовнісного автомата.<br />2. Поняття тригерів. Їх властивості<br />3. класифікаці тригерів. </p> <p>1. Послідовнісні&#160; цифрові пристрої часто називають послідовнісними схемами, послідовнісними автоматами, дискретними автоматами з пам'яттю, багатотактовими автоматами.<br /> Крім комбінаційних пристроїв, існує клас цифрових пристроїв, у яких при однакових впливах на вході, на виході автомата можуть виникати різні вихідні стани. Стан виходу такого пристрою залежить не лише від того, які сигнали присутні на його входах у певний момент часу, але й від того, які послідовності сигналів надходили на входи пристрою в попередні моменти часу, тобто як говорять, автомат пам'ятає свою передісторію та зберігає її в пам'яті. Тому такі пристрої називають послідовнісними або багатотактними автоматами. <br /> Для опису послідовнісного автомата з пам'яттю, крім станів входів X(t) і виходів Y(t), необхідно також знати стан пам'яті автомата, як говорять, його внутрішній стан S(t). <br /> У загальному вигляді, послідовнісний автомат розглядається як такий, що складається із двох частин: комбінаційного пристрою (КП) і пам'яті, що складається з елементів пам'яті (ЕП) (рисунок 18.1). <br /><br /> </p> <p>Рисунок 18.1. – Структурна схема послідовнісного автомата.</p> <p> В якості&#160; елементів пам'яті можуть бути застосовані як однобітові елементи пам'яті (різні типи тригерів), так і багатобітові (багаторозрядні) кола тригерів. <br /> Функціонування (тобто зміна стану пристрою) багатотактного автомата відбувається в дискретні моменти часу, хід якого позначається натуральними числами t = 1, 2, 3 і т.д. В кожен момент дискретного часу t автомат перебуває в певному стані S(t), сприймає через входи відповідну даному моменту часу комбінацію вхідних змінних X(t), видає на виходах деяку функцію виходу Y(t),<br />Y(t) = f (S(t),X(t)),<br />і перемикається в новий стан S(t+1), що визначається функцією переходів j <br />S(t+1)= j ( S(t),X(t)).<br /> Закон функціонування послідовнісних автоматів може задаватися у вигляді рівнянь, таблиць і графів. Під законом функціонування&#160; розуміється сукупність правил, що описують послідовність перемикання станів автомата та послідовність вихідних сигналів залежно від послідовності надходження вхідних сигналів. <br />ЕП часто реалізується на основі бістабільних комірок (БК). ЕП бувають: динамічні, статичні та квазідинамічні. Найбільше поширення одержали перших два види: статичні та динамічні. Статичні ЕП реалізуються на БК. Динамічні ЕП будуються з урахуванням властивості зберігання заряду між затвором і джерелом польових транзисторів МДН структури. <br /> БК - є найпростішим типом тригера, реалізованого за допомогою елементів базису І - НІ або АБО - НІ з відповідними зворотними зв'язками і дозволяє зберігати один біт цифрової інформації (біт - одиниця цифрової інформації, що відповідає одній логічній “1” або логічному “0”). <br /> 2. Тригер - це послідовнісна схема з двома станами, кожне з яких при певних умовах на входах залишається постійним (тобто стабільним). Кожному з цих станів ставиться у відповідність логічне значення, що “зберігає” тригер (якщо на виході тригера високий рівень напруги - “1” та “0” - у противному випадку). Таким чином, у послідовнісній схемі для подання значень кожної змінної, яку потрібно зберігати для використання в певний момент часу, варто використати окремий тригер. Сукупний стан послідовнісної схеми, запам'ятовуючий пристрій якої реалізовано на тригерах, є просто комбінацію станів цих тригерів. <br /> Загалом кажучи, у тригера повинна бути принаймні одна вихідна лінія, що представляє логічне значення, яке відповідає стану тригера. Коли на вихідній лінії логічна 1, говорять, що тригер встановлений, у противному випадку говорять, що тригер скинутий. Тригер має кілька вхідних ліній, сигнали на які (разом з поточним станом тригера) визначають наступний стан тригера. Від функцій вхідних ліній залежить тип тригера.<br />3. Залежно від комбінації вхідних сигналів тригери поділяються на RS, MS, D, JK, T - тригери.<br />Найпростішим тригером є RS - тригер. RS - тригер має два входи і два виходи. Входи та виходи тригера мають свої позначення. Один із входів тригера називається входом встановлення і позначається буквою S (від англійського set - встановити), а інший - входом скидання і позначається буквою R ( від reset - скинути). Тригер (рис. 18.2) має два симетричних виходи. На одному виході (умовно називаному прямим виходом) сигнал представляється без заперечення (вихід Q), а на іншому - із запереченням (`Q - інверсний вихід). <br /><br /><br /><br /><br /></p> <p>Рисунок 18.2. –&#160; Графічне позначення RS - тригера </p> <p>Незважаючи на велику розмаїтість тригерів, практично всі тригери будуються на базі RS -тригерів. <br /> За моментом реакції на вхідні сигнали тригери розрізняють асинхронні та синхронні.<br />Асинхронний тригер змінює свій стан безпосередньо в момент зміни сигналу на його інформаційних входах, тобто його безпосередня реакція на зміну вхідного сигналу близька до реакції комбінаційного елемента. <br />Синхронний тригер змінює свій стан лише в строго визначені (тактові) моменти часу, що відповідають дії активного сигналу на його синхронізуючому вході С.<br />За видом активного логічного сигналу, що діє на інформаційні входи тригери розподіляють на статичні – що керуються рівнем сигналу, та динамічні, що керуються зміною вхідного сигналу.</p> mybb@mybb.ru (admin) Wed, 28 Dec 2011 00:43:05 +0400 http://mikroshema.hitbb.ru/viewtopic.php?pid=19#p19 http://mikroshema.hitbb.ru/viewtopic.php?pid=18#p18 <p>План<br />1. Двійковий напівсуматор.<br />2. Однорозрядний суматор.<br />3. Паралельний багаторозрядний суматор.<br />4. Послідовний багато розрядний суматор.</p> <p>1. Згідно визначення, вихідні сигнали двійкового напівсуматора повинні відповідати системі ФАЛ<br />s = x1’x0 + x1x0’,&#160; &#160; &#160; &#160; &#160; &#160; &#160; &#160; &#160; &#160; &#160; &#160; &#160; &#160; &#160; &#160; &#160; &#160; &#160; &#160; &#160; &#160; &#160; &#160; &#160; &#160; &#160; &#160; &#160; &#160; &#160; &#160; &#160; &#160; &#160; &#160; (17.1)<br />p = x1x0.&#160; &#160; &#160; &#160; &#160; &#160; &#160; &#160; &#160; &#160; &#160; &#160; &#160; &#160; &#160; &#160; &#160; &#160; &#160; &#160; &#160; &#160; &#160; &#160; &#160; &#160; &#160; &#160; &#160; &#160; &#160; &#160; &#160; &#160; &#160; &#160; &#160; &#160; &#160; &#160; &#160; &#160; &#160;(17.2)<br />Для її технічної реалізації потрібні елементи І та Виключне АБО.<br />Технічна реалізація виразу (17.1) наведена на рисунку 17.1.</p> <p>Рисунок 17.1. – Структурна реалізація операції Виключне АБО (а) та її умовне позначення (б).<br />Виходячи з викладеного легко можна синтезувати логічну схему двійкового напівсуматора ( рисунок 17.2, а).</p> <p>Рисунок 17.2. – Логічна схема напівсуматора (а) та його умовне графічне позначення (б).<br />2. Функціонування однорозрядного суматора визначається системою ФАЛ<br />s = (x1&#160; &#160;x0)P-1’ + (x1&#160; &#160;x0)’P-1&#160; &#160; &#160; &#160; &#160; &#160; &#160; &#160; &#160; &#160; &#160; &#160; &#160; &#160; &#160; &#160; &#160; &#160; &#160; &#160; &#160; &#160; &#160; &#160; &#160; &#160; &#160; &#160; &#160; &#160; &#160; &#160; (17.3)<br />p = x1x0 + (x1&#160; &#160;x0)P-1&#160; &#160; &#160; &#160; &#160; &#160; &#160; &#160; &#160; &#160; &#160; &#160; &#160; &#160; &#160; &#160; &#160; &#160; &#160; &#160; &#160; &#160; &#160; &#160; &#160; &#160; &#160; &#160; &#160; &#160; &#160; &#160; &#160; &#160; &#160; &#160; &#160; &#160; &#160; &#160;(17.4)<br /> Технічна реалізація даної ФАЛ може бути виконана на ЛЕ будь-якого типу. Розглянемо, наприклад, побудову однорозрядного суматора з використанням схем двійкових напівсуматорів (рисунок 17.3)<br /><br /> </p> <p>Рисунок 17.3 – Реалізація однорозрядного суматора за допомогою напівсуматорів.<br />Умовне графічне позначення однорозрядного суматора наведене на рисунку 17.4.<br /><br /> </p> <p> Рисунок 17.4. – Умовне графічне позначення однорозрядного суматора.<br />5. В багаторозрядному суматорі паралельної дії, згідно визначення, операції складання повинні виконуватися одночасно по всіх розрядах заданих двійкових чисел. З цього виходить, що такий суматор повинен мати окремі апаратні засоби для виконання складання в кожному розряді.<br />Розглянемо типову структуру 4-розрядного суматора, виконаного з використанням трьох однорозрядних суматорів та одного напівсуматора (рисунок 17.5). Розряди кодів складників подаються на відповідні входи суматорів, виходи суми яких приєднуються до перших входів логічних елементів І, що використовуються в якості вихідних ключів, на другі входи яких подається сигнал Z, що визначає момент зчитування результату. Вихід сигналу перенесення суматора нульового розряду подається на вхід перенесення суматора першого розряду і т.д.<br />Отже, для отримання на виході сигналу, що дорівнює реальній сумі вхідних кодів, необхідно, щоб сигнал перенесення послідовно сформувався на виходах суматорів всіх розрядів. Таким чином, незалежно від того, що для складання в кожному розряді використовується окремий суматор, реальний час виконання операції в даній схемі визначається послідовним перенесенням сигналу Р із розряду в розряд. Тому, результат, що може бути знятий на виході схеми через час, рівний часу складання в одному розряді, не буде реальним значенням потрібної суми.<br /> </p> <p> Рисунок 17.5. – Структурна схема паралельного багато розрядного суматора з паралельним перенесенням.<br /> Для виключення отримання хибного значення результату на виході схеми встановлені елементи І. Сигнал Z на виходах цих елементів повинен з’являтися не раніше, ніж після послідовної передачі сигналу перенесення по всіх розрядах суматорів.<br /> Слід зазначити, що реально схеми багато розрядних суматорів складаються лише з однорозрядних суматорів, що дозволяє, використовуючи їх послідовне включення, збільшити розрядність кодів складників.<br />4. Операцію складання двох багато розрядних слів можна реалізувати за допомогою лише одного однорозрядного суматора. Цей суматор послідовно, розряд за розрядом, починаючи з молодшого, виконує операцію складання&#160; у відповідних розрядах. Однак отримане таким чином спрощення апаратних засобів призводить до суттєвого зниження швидкодії пристрою.<br />Розглянемо типову схему багато розрядного суматора послідовної дії (рисунок 17.6).<br />Для реалізації такого пристрою потрібні три регістри зсуву, один D-тригер та один однорозрядний суматор. При цьому входи синхронізації одного з регістрів зсуву та D-тригера повинні бути інверсними відносно входів двох інших регістрів зсуву.<br />Розглянемо роботу даної схеми. Для складання двох кодів вони попередньо повинні бути записані в регістри зсуву DD1 та DD2. При цьому неважливо, яким чином (послідовним чи паралельним) це виконувалося. Головною вимогою є таке розміщення коду в розрядних схемах регістрів, при якому в його старші розряди Qn записуються сигнали логічного 0, а в розряди Qn-1 – молодші розряди кодів складників.<br /> </p> <p> Рисунок 17.6. – Структурна схема багаторозрядного суматора послідовної дії. </p> <p>Отже, для складання двох n-розрядних кодів необхідні (n+1)-розрядні регістри. Зазначені умови розміщенні повинні виконуватись при використанні регістрів, що зсувають ліворуч.<br /> Перед виконанням операції D-тригер повинен бути скинутим. Стан розрядних схем регістра DD5 прийому результату – байдужий.<br /> Складання вимагає подачі на тактовий вхід пристрою n імпульсів синхронізації. Причому початковий перепад першого імпульсу синхронізації повинен бути активним для входів С регістрів DD1 та DD2 зберігання кодів складників.<br /> По фронту імпульса синхронізації на входах Qn регістрів зсуву DD1 та DD2 з’являються значення молодших розрядів кодів складників (x0,y0), оскільки на виході Q D-тригера DD3 присутній нульовий сигнал, на виході однорозрядного суматора DD4 через час складання будуть сформовані сигнали суми і перенесення для молодших розрядівє по спаду імпульсу синхронізації отримані значення перепишуться відповідно в молодший розряд регістру зсуву DD5 та D-тригер DD3. Таким чином, до надходження наступного імпульсу синхронізації в D-тригері буде зберігатися сигнал перенесення, отриманий при складанні молодших розрядів заданих, кодів, а розряді Q0 регістру зсуву DD5 – молодший розряд суми.<br /> Фронт другого імпульсу синхронізації перепише з Qn-1 розрядів регістрів зсуву DD1 та DD2 на входи однорозрядного суматора значення сигналів других розрядів кодів складників (x1,y1). Сумісно з сигналом перенесення, що знімається з виходу D-тригера, це призводить до формування на його виходах нових значень сигналів суми та перенесення, які по спаду імпульсу синхронізації перепишуться відповідно в регістр зсуву DD5 та D-тригер DD3 і т.д.</p> mybb@mybb.ru (admin) Wed, 28 Dec 2011 00:42:39 +0400 http://mikroshema.hitbb.ru/viewtopic.php?pid=18#p18 http://mikroshema.hitbb.ru/viewtopic.php?pid=17#p17 <p>План<br />1.Визначення та класифікація суматорів.<br />2. Алгоритм двійкового складання.</p> <p>1. Суматором називається комбінаційний логічний пристрій, призначений для виконання операції арифметичного складання чисел, представлених у вигляді двійкових кодів.<br />Суматори є одним з основних вузлів арифметико-логічного пристрою.<br />Класифікація може бути виконана за різними ознаками. Розглянемо найбільш поширені з них.<br />За числом виводів розрізняють: напівсуматори, однорозрядні суматори та багато розрядні суматори.<br />Напівсуматорм називається пристрій, призначений для складання двох однорозрядних кодів, що має два входи та два виходи і формує з сигналів двох вхідних складових сигнали суми та перенесення в старший розряд.<br />Однорозрядним суматором називається пристрій, призначений для складання двох однорозрядних кодів, що має три входи та два виходи, і формує з сигналів вхідних складових та сигналу перенесення з молодшого розряду сигнали суми та перенесення в старший розряд.<br />Багаторозрядним суматором називається пристрій, призначений для складання двох багато розрядних кодів, що формує на виході код суми та сигнал перенесення в старший розряд у випадку, якщо результат складання не може бути представлений кодом, розрядність якого співпадає з розрядністю кодів складових.<br />В свою чергу, багаторозрядні суматори поділяються на послідовні та паралельні. В послідовних суматорах операція складання виконується послідовно розряд за розрядом, починаючи з молодшого. В паралельних всі розряди вхідних кодів складаються одночасно.<br />Розрізняють комбінаційні суматори – пристрої,, що не мають власної пам’яті, та накопичуючи суматори, що мають власну внутрішню пам’ять, в якій акумулюються результати виконання операцій. При цьому кожне чергове складове додається до вже існуючого в пристрої значенні.<br />За способом тактування розрізняють синхронні ті асинхронні суматори.<br />В синхронних суматорах час виконання операції арифметичного складання двох кодів не залежить від вигляду самих кодів і завжди залишається постійним. В асинхронних суматорах час виконання операції залежить від вигляду складових. Тому по завершенню виконання складання необхідно виробляти спеціальний сигнал завершення операції.<br />В залежності від системи числення, що використовується, розрізняють двійкові, двійково-десяткові та інші типи суматорів.<br /> 2. Розглянемо функцію алгебри логіки, що описує операцію арифметичного складання двох однорозрядних двійкових кодів х1 та х0. Алгоритм її виконання пояснюється наступною таблицею істинності:<br />x1 x0 s p<br />0 0 0 0<br />0 1 1 0<br />1 0 1 0<br />1 1 0 1</p> <p>В стовбці s приведено значення результату складання, а в стовбці p – отримане при цьому значення перенесення в старший розряд. Слід звернути увагу на різницю результатів при арифметичному та логічному складаннях. При логічному складанні в останній строчці стовпця s булоб присутнім значення 1. Ця різниця результатів даних не дозволяє застосовувати для арифметичного складання елемент АБО, а вимагає розробки спеціального пристрою.<br />Значення сигналу перенесення, рівного одиниці в останні строчці таблиці говорить про те, що результат, отриманий при виконанні операції арифметичного складання, в цьому випадку не може бути представлений двійковим кодом, розрядність якого дорівнює розрядності складових слів. Для представлення результату необхідне слова, що має на один розряд більше, ніж коди складників.<br />Використовуючи наведену таблицю, легко записати систему ФАЛ, що описує алгоритм операції арифметичного складання<br />s = x1’x0 + x1x0’,&#160; &#160; &#160; &#160; &#160; &#160; &#160; &#160; &#160; &#160; &#160; &#160; &#160; &#160; &#160; &#160; &#160; &#160; &#160; &#160; &#160; &#160; &#160; &#160; &#160; &#160; &#160; &#160; &#160; &#160; &#160; &#160; &#160; &#160; &#160; &#160; (16.1)<br />p = x1x0.&#160; &#160; &#160; &#160; &#160; &#160; &#160; &#160; &#160; &#160; &#160; &#160; &#160; &#160; &#160; &#160; &#160; &#160; &#160; &#160; &#160; &#160; &#160; &#160; &#160; &#160; &#160; &#160; &#160; &#160; &#160; &#160; &#160; &#160; &#160; &#160; &#160; &#160; &#160; &#160; &#160; &#160; &#160;(16.2)<br /> Функція, описана виразом (16.1), дуже часто зустрічається при розробці цифрових пристроїв. Її називають функцією Виключне АБО, або сумою по модулю два. Таким чином, для складання двох однорозрядних двійкових кодів необхідно виконати логічну операцію Виключне АБО.<br />Операція Виключне АБО-НІ матиме наступну ФАЛ:<br />s = x1’x0’ + x1x0.&#160; &#160; &#160; &#160; &#160; &#160; &#160; &#160; &#160; &#160; &#160; &#160; &#160; &#160; &#160; &#160; &#160; &#160; &#160; &#160; &#160; &#160; &#160; &#160; &#160; &#160; &#160; &#160; &#160; &#160; &#160; &#160; &#160; &#160; &#160; &#160; (16.3)<br /> Логічні елементи, що виконують операції Виключне АБО та Виключне АБО-НІ, завжди мають тільки два входи, тобто операція завжди виконується лише над двома змінними.<br /> Для складання старших розрядів багато розрядних двійкових слів таблиця істинності повинна бути доповненою змінною можливого перенесення з молодшого розряду.<br />x1 x0 P-1 s p<br />0 0 0 0 0<br />0 1 0 1 0<br />1 0 0 1 0<br />1 1 0 0 1<br />0 0 1 1 0<br />0 1 1 0 1<br />1 0 1 0 1<br />1 1 1 1 1<br /> ФАЛ, що описує результат складання в цьому випадку, матиме вигляд:<br />p = x1x0 + (x1&#160; &#160;x0)P-1&#160; &#160; &#160; &#160; &#160; &#160; &#160; &#160; &#160; &#160; &#160; &#160; &#160; &#160; &#160; &#160; &#160; &#160; &#160; &#160; &#160; &#160; &#160; &#160; &#160; &#160; &#160; &#160; &#160; &#160;(16.4)<br /> З виразу (16.4) видно, що для отримання суми двох старших розрядів необхідно спочатку виконати операцію Виключне АБО над початковими складовими х1 та х0, а потім ще одну операцію Виключне АБО над результатом першої операції та сигналом перенесення з попереднього розряду. Для отримання сигналу перенесення також необхідно скористатися результатом операції Виключне АБО над складниками х1 та х0.</p> mybb@mybb.ru (admin) Wed, 28 Dec 2011 00:39:42 +0400 http://mikroshema.hitbb.ru/viewtopic.php?pid=17#p17 http://mikroshema.hitbb.ru/viewtopic.php?pid=16#p16 <p>План<br />1. Визначення, таблиця істинності, система ФАЛ.<br />2. Застосування цифрових компараторів при побудові багаторозрядних пристроїв.</p> <p>1. Цифровим компаратором називається комбінаційний логічний пристрій, призначений для порівняння чисел. Представлених у вигляді двійкових кодів.<br /> Число входів компаратора визначається розрядністю кодів, що порівнюються. На виході компаратора зазвичай формується три сигнали:<br />F= - рівність кодів;<br />F&gt; - якщо числовий еквівалент першого коду більше ніж другого;<br />F&lt; - якщо числовий еквівалент першого коду менше ніж другого.<br /> Роботу компаратора при порівнянні двох однорозрядних кодів пояснює наступна таблиця істинності:</p> <p>x1 X0 F= F&gt; F&lt;<br />0 0 1 0 0<br />0 1 0 0 1<br />1 0 0 1 0<br />1 1 1 0 0</p> <p>Аналіз таблиці істинності показує, що при будь-якій комбінації вхідних сигналів на виході компаратора може бути сформований лише один активний (одиничний) логічний сигнал. Тому при будь-якій розрядності вхідних кодів достатньо, використовуючи вхідні сигнали, сформувати лише будь-які два з вихідних сигналів. Третій сигнал завжди може бути отриманий за двома відомими.<br />Система ФАЛ, що відповідає наведеній таблиці істинності, має вигляд:<br />F= = х1’х0’+х1х0,<br />F&gt; = х1’х0,<br />F&lt; = х1х0’.<br />Аналізуючи наведені вирази з точки зору зменшення апаратних витрат на реалізацію, слід зазначити, що зручніше було б отримати значення F&gt;&#160; та F&lt;, а F=&#160; - реалізувати як їх функцію. Однак, оскільки вираз для визначення F= має в цифровій техніці велике самостійне значення, на ньому слід зупинитися подрібніше. Він носить назву операції Виключне АБО- НІ або інверсія від суми по модулю два. Приклад реалізації такої операції з використанням елементів І, АБО та НІ, а також її умовне графічне позначення наведені на рисунку 15.1. На рисунку 15.2. наведена структурна логічна схема, що відповідає таблиці істинності цифрового компаратора.<br /><br /> <br /><br /> </p> <p>Рисунок 15.1. – Схемна реалізація операції Виключне АБО. Умовне графічне позначення цифрового компаратора.<br /><br /> </p> <p>Рисунок 15.2. – Логічна схема компаратора.</p> <p>2. На практиці часто доводиться зіткатися із задачею порівняння багато розрядних двійкових кодів. Записавши таблицю істинності, можна синтезувати логічну схему відповідного пристрою. Однак при збільшенні числа вхідних змінних зробити це досить складно. В такій ситуації зручно застосовувати методи так званого блочного конструювання, або декомпозиції задачі. Суть такого підходу полягає в розбитті складної задачі на ряд більш простих, рішення яких може бути виконано більш доступними засобами. Далі, з використанням отриманих результатів, відбувається рішення початкової задачі. Розглянемо такий підхід на прикладі побудови цифрового компаратора багато розрядних двійкових кодів. За основу прийнято схему компаратора однорозрядних двійкових слів. Очевидно, що результат порівняння 2-розрядних двійкових слів можна записати через результат порівняння однорозрядних слів. Відповідна система ФАЛ в такому випадку має наступний вигляд:<br />F= = F1= F0=,<br />F&gt; = F1&gt; + F1=F0,<br />F&lt; = (F= + F&gt;.)’<br />Аналогічно для 3-розрядних кодів отримаємо:<br />F= = F2=F1=F0=,<br />F&gt; = F2&gt; + F2=F1&gt; + F2=F1=F0&gt;,<br />F&lt; = (F= + F&gt;)’<br />В загальному випадку для n-розрядних двійкових кодів можна записати<br />F= = Fn-1=Fn-2= …F0=,<br />F&gt; = Fn-1&gt; + Fn-1=Fn-2&gt; + … + Fn-1=Fn-2= …F1=F0&gt;,<br />F&lt; = (F= + F&gt;)’.<br />Таким чином, з використанням цифрових компараторів, що мають обмежену розрядність вхідних слів, на основі системи ФАЛ завжди можна побудувати пристрій необхідної розрядності.</p> mybb@mybb.ru (admin) Wed, 28 Dec 2011 00:37:55 +0400 http://mikroshema.hitbb.ru/viewtopic.php?pid=16#p16 http://mikroshema.hitbb.ru/viewtopic.php?pid=15#p15 <p>План.<br />1. Демультиплексори: призначення, принцип дії.<br />2. Логічна структура демультиплексора та УГП.<br />3. Застосування демультиплексорів.</p> <p>1. Демультиплексором називається комбінаційний цифровий пристрій, призначений для керування передачею даних від одного джерела інформації до декількох вихідних каналів.<br />Згідно даного визначення, демультиплексор в загальному випадку має один інформаційний вхід, n адресних входи та 2n виходів. Таблиця істинності що описує роботу демультиплексора з двома адресними входами та входом дозволу роботи Е має вигляд:</p> <p>E A1 A0 Q0 Q1 Q2 Q3<br />1 X X 0 0 0 0<br />0 0 0 D 0 0 0<br />0 0 1 0 D 0 0<br />0 1 0 0 0 D 0<br />0 1 1 0 0 0 D</p> <p>Такій таблиці відповідає наступна система ФАЛ:<br />Q0 = DA1’A0’E’<br />Q1 = DA1’A0E’<br />Q2 = DA1A0’E’<br />Q4 = DA1A0E’.<br /> 2. На рисунку 14.1 наведено логічну структуру демультиплексора, що задовольняє цій системі ФАЛ.<br /><br /> </p> <p>Рисунок 14.1. – Логічна схема демультиплексора.<br /> </p> <p>Рисунок 14.2. – Умовне графічне позначення демультиплексора.</p> mybb@mybb.ru (admin) Wed, 28 Dec 2011 00:37:23 +0400 http://mikroshema.hitbb.ru/viewtopic.php?pid=15#p15 http://mikroshema.hitbb.ru/viewtopic.php?pid=14#p14 <p>План.<br />1. Мультиплаексори: призначення, принцип дії.<br />2. Логічна структура мультиплексора та УГП.<br />3. Застосування мультиплексорів.</p> <p>1. Мультиплексор - комутатор цифрових сигналів. Мультиплексор являє собою комбінаційний пристрій з m інформаційними, n керуючими входами й одним виходом. <br /> Керуючі входи розподіляються на адресні та дозволяючи. Якщо мультиплексом має k адресних входів, то кількість його інформаційних входів дорівнює m = 2k. В залежності від того, які рівні сигналів встановлені на адресних входах (який код подається), інформація з одного інформаційного входу поступає на вихід. <br /> Розглянемо логічну структуру мультиплексора 4:1, який має чотири інформаційних входи, один вихід та два адресних входи.<br /> D0…D3 – інформаційні входи;<br />Q – вихід;<br />A0, A1 – адресні входи.<br />Таблица істинності, що відображає роботу мультиплексора з двома адресними входами, має наступний вигляд:<br />E A1 A0 Q Q’<br />1 Х Х 0 1<br />0 0 0 D0 D0’<br />0 0 1 D1 D1’<br />0 1 0 D2 D2’<br />0 1 1 D3 D3’<br />В цій таблиці враховано, що мультиплексом зазвичай має додатковий<br />інверсний вихід Q’ та вхід дозволу роботи Е. Якщо на вхід дозволу роботи подати активний логічний сигнал (Е=1), вихідний сигнал мультиплексора буде постійним і не залежить від його вхідних сигналів.<br /> Функція алгебри логіки, що описує роботу мультиплексора, має вигляд: Q = D0A1’A0’E’ + D1A1’A0E’ + D2A1A0’E’ + D3A1A0E’.<br /> 2. Умовне графічне позначення мультиплексора та логічна схема, що відповідає такій ФАЛ зображені на рисунках 13.1 та 13.2 відповідно.<br /><br /> </p> <p>Рисунок 13.1. – Умовне графічне позначення мультиплексора 4:1.</p> <p>Функціонально&#160; мультиплексор складається з m елементів кон’юнкції, виходи яких об'єднані диз’юнктивно за допомогою елемента АБО з m входами. На одні входи всіх елементів кон’юнкції подаються інформаційні сигнали, а інші входи цих елементів з'єднані з відповідними виходами дешифратора з n входами. <br /> Функціональна схема мультиплексора наведена на рис.12.2. <br /><br /> </p> <p>Рисунок 13.2. – Логічна структура мультиплексора 4:1.</p> <p>З рис.13.2. видно, що мультиплексор містить дешифратор на відповідне число виходів (число виходів дешифратора визначається числом інформаційних входів мультиплексора), елементи кон’юнкції на два або на три входи кожний та елемент диз'юнкції із числом входів, рівним кількості інформаційних ліній D0 . . . Dm. Число входів елементів І може бути рівним тільки двом, однак, у багатьох випадках виникає необхідність стробувания вихідного сигналу мультиплексора імпульсами незалежного джерела. У таких випадках у структурі мультиплексора використовуються елементи І з трьома входами. Одні із входів всіх елементів кон’юнкції, в останньому випадку, поєднуються, і по цій лінії подається сигнал дозволу роботи мультиплексора (стробуючий сигнал). Наявність додаткового керуючого входу розширює функціональні можливості мультиплексора та дозволяє простіше реалізувати методи боротьби з перегонами. <br />З рівняння мультиплексора видно, що на його вихід буде передаватися сигнал тільки з одного входу, номер якого збігається із числом, що відповідає кодової комбінації Х1 і Х2. Якщо Х1=Х2=0, на вихід мультиплексора буде передаватися сигнал із входу D0. Коли на адресних (керуючих) входах Х1=1 і Х2=0, то на вихід буде передаватися сигнал із входу D1 і т.д. <br />3. Мультиплексори знайшли широке застосування в обчислювальній техніці як комутатори цифрових сигналів. Вони використовуються в комп'ютерах і мікропроцесорних контролерах для комутації адресних входів динамічних оперативних запам'ятовуючих пристроїв, у вузлах об'єднання або розгалуження шин і т.д. На базі мультиплексорів можна побудувати різні комбінаційні пристрої з мінімальним числом додаткових елементів логіки. Слід зазначити, що мультиплексори хоча, і&#160; призначені для комутації цифрових сигналів, але за допомогою мультиплексорів, виготовлених за КМОН технологією, можна комутирувати й аналогові сигнали.<br /> Крім комутаційних функцій, мультиплексори дозволяють реалізувати комбінаційні пристрої на m (m-кількість керуючих входів) входів і на один вихід. Якщо комбінаційний пристрій, побудований на базі мультиплексора, не потребує підключення додаткових елементів логіки, він називається універсальним логічним модулем.</p> mybb@mybb.ru (admin) Wed, 28 Dec 2011 00:36:52 +0400 http://mikroshema.hitbb.ru/viewtopic.php?pid=14#p14 http://mikroshema.hitbb.ru/viewtopic.php?pid=13#p13 <p>План.<br />1. Перетворювачі кодів.<br />2. Шифратори.<br />3. Дешифратори.</p> <p>1. В цифровій техніці застосовуються різноманітні методи кодування інформації. Цю задачу на апаратному рівні вирішують комбінаційні пристрої – перетворювачі кодів..<br />Перетворювачем коду називається комбінаційний пристрій, призначений для зміни виду кодування інформації.<br />Як і будь-який комбінаційний пристрій перетворювач коду характеризується таблицею істинності, яка ставить у відповідність кодам, що подаються на вхід, коди, що знімаються з виходу комбінаційного пристрою. Слід зазначити, що в цій таблиці в загальному випадку число розрядів вхідного і вихідного кодів може не співпадати. Головне – вона повинна давати однозначну відповідність різних кодів. Дана таблиця є основою для синтезу логічної структури конкретного перетворювача коду. Умовне графічне позначення перетворювача коду на схемах наведено на рисунку 12.1<br /><br /> </p> <p>Рисунок 12.1. – Умовне графічне позначення перетворювача коду.</p> <p>В якості прикладу перетворювача кодів, що випускається у вигляді ІС, можна навести схеми, що забезпечують перетворення інформації з двійкового в двійково-десятковий код. Частим випадком перетворювача кодів є шифратори та дешифратори.<br />2. Шифратором, або кодером, називають комбінаційний логічний пристрій для перетворення чисел з десяткової СЧ в двійкову. Входам шифратора послідовно надаються значення десяткових чисел, тому подача активного логічного сигналу на один з входів сприймається шифратором як подача відповідного десяткового числа. Цей сигнал на вході шифратора перетворюється в двійковий код. Згідно цього, якщо шифратор має n виходів, число його входів повинно бути не більше ніж 2n. Шифратор що має 2n входів та n виходів називається повним. Якщо число входів шифратора менше ніж 2n, він називається неповним.<br />Розглянемо роботу шифратора на прикладі перетворювача десяткових чисел від 0 до 9 в двійково-десятковий код. Таблиця істинності, відповідна такому випадку має вигляд:<br />х9 х8 х7 х6 х5 х4 х3 х2 х1 х0 Q3 Q2 Q1 Q0<br />0 0 0 0 0 0 0 0 0 1 0 0 0 0<br />0 0 0 0 0 0 0 0 1 0 0 0 0 1<br />0 0 0 0 0 0 0 1 0 0 0 0 1 0<br />0 0 0 0 0 0 1 0 0 0 0 0 1 1<br />0 0 0 0 0 1 0 0 0 0 0 1 0 0<br />0 0 0 0 1 0 0 0 0 0 0 1 0 1<br />0 0 0 1 0 0 0 0 0 0 0 1 1 0<br />0 0 1 0 0 0 0 0 0 0 0 1 1 1<br />0 1 0 0 0 0 0 0 0 0 1 0 0 0<br />1 0 0 0 0 0 0 0 0 0 1 0 0 1</p> <p>Так як число входів даного пристрою менше 2n=16, то маємо неповний шифратор. Використовуючи таблицю для Q3, Q2, Q1, Q0 можна записати наступні вирази:<br />Q3 = x8+x9,<br />Q2 = x4+x5+x6+x7,<br />Q1 = x2+x3+x6+x7,<br />Q0 = x1+x3+x5+x7+x9.<br /> Отримана система ФАЛ характеризує роботу шифратора, зображену на рисунку.<br /></p> <p>Рисунок 12.2. – Логічна схема шифратора десяткових чисел.<br />Основне застосування шифратора в цифрових схемах – це введення первинної інформації з клавіатури. При натисненні будь-якої клавіші на відповідний вхід шифратора подається сигнал логічної 1, який і перетворюється на виході в двійково-десятковий код.<br /> 3. Дешифратором, або декодером називають комбінаційний логічний пристрій для перетворення чисел з двійкової системи числення в десяткову. Згідно визначення дешифратор відноситься до класу перетворювачів кодів. Тут також кожному вхідному двійковому числу відповідає сигнал, що формується на відповідному виході пристрою. Таким чином дешифратор виконує операцію, зворотну шифратору. Якщо кількість адресних входів дешифратора n пов’язана з числом виходів m співвідношенням m=2n, то дешифратор називається повним. В іншому випадку тобто, коли m&lt;2n, дешифратор називається неповним.<br /> Поведінка дешифратора описується таблицею істинності, аналогічною до таблиці істинності шифратора, лише в ній вхідні і вихідні сигнали міняються місцями. У відповідності з даною таблицею, оскільки вихідний сигнал дорівнює одиниці лише на одному єдиному наборі вхідних змінних, алгоритм роботи дешифратора описується системою рівнянь виду</p> <p>X0 = Q3Q2Q1Q0,<br />X1 = Q3Q2Q1Q0,<br />X2 = Q3Q2Q1Q0.<br />………………….<br />Де Qi – значення логічної змінної на i-му вході пристрою.<br /> Дешифратор, що реалізує таку ФАЛ є найбільш швидкодіючим і в той же час найскладнішим. Такий дешифратор називається одноступеневим або паралельним. Його структурна схема зображена на рисунку.</p> <p>Рисунок 12.3. – Структурна схема паралельного дешифратора.</p> <p> Приймаючи, що для реалізації обробки одного вхідного сигналу потрібна деяка умовна одиниця апаратних засобів, число одиниць таких засобів для n-розрядного дешифратора визначається виразом Ni = n2n.<br /> Умовне графічне позначення дешифратора на схемі має вигляд:<br /><br /> </p> <p>Рисунок 12.4. – Умовне графічне позначення дешифратора.</p> mybb@mybb.ru (admin) Wed, 28 Dec 2011 00:36:17 +0400 http://mikroshema.hitbb.ru/viewtopic.php?pid=13#p13 http://mikroshema.hitbb.ru/viewtopic.php?pid=12#p12 <p>План.<br />1. Загальні відомості.<br />2. Етапи синтезу комбінаційних схем.</p> <p>1. Комбінаційними називаються функціональні вузли (блоки), логічний стан виходів яких залежить тільки від комбінації логічних сигналів на входах в певний момент часу. <br />Комбінаційні вузли та блоки цифрових систем або збираються з окремих ІС, що виконують функції елементів І-НІ, АБО-НІ, І-АБО-НІ, «Виключне» АБО та ін., або виготовляються у вигляді систем ІС, або входять до складу ВІС і НВІС. <br />2. Вихідними даними (технічним завданням) для проектування<br />комбінаційного вузла є його функціональний опис і вимоги до основних електричних параметрів. Функціональний опис комбінаційного вузла зазвичай задається у вигляді таблиці істинності або алгебраїчного виразу. Процес проектування розбивається на декілька послідовних етапів:<br />1) вибір елементної бази та способу реалізації;<br />2) мінімізація заданої логічної функції;<br />3) перетворення мінімізованої логічної функції та синтез логічної схеми;<br />4) синтез електричної схеми;<br />5) аналіз та оптимізація електричної схеми.<br />Вибір елементної бази (ТТЛ, ЕСЛ, КМДТТЛ або їхньої модифікації) визначається вимогами, пропонованими до електричних параметрів комбінаційного вузла: швидкодією, потужністю, що споживається, завадостійкістю та ін. Аналіз логічних елементів, і отримані на його основі рекомендації з їхнього застосування дозволяють проектувальнику після оцінних розрахунків вибрати той або інший варіант схеми базового елемента виходячи з вимог технічного завдання. При цьому визначається також можливий спосіб реалізації проектованого вузла: <br />елементна реалізація на базі готових схем логічних елементів, що випускають серійно у вигляді МІС або входять до складу функціональних бібліотек для проектування БІС і НВІС;<br />компонентна реалізація – шляхом розробки оригінальної схеми, яка найбільшою мірою задовольняє вимоги технічного завдання.<br />Елементна база та спосіб реалізації проектованого пристрою можуть бути визначені в технічному завданні, наприклад шляхом визначення серії мікросхеми, на базі якої даний пристрій повинне бути побудований.<br />Мінімізація логічної функції виконується за допомогою одного з методів. У результаті для заданої функції виходить одне або кілька мінімізованих виразів, звичайно представлених у диз'юнктивній нормальній формі <br />При використанні деяких типів базових елементів логічна функція F повинна бути представлена в інверсно-диз'юнктивній формі. В цьому випадку мінімізується функція F (інверсна заданої), шляхом інверсії якої виходить інверсна МДНФ заданої функції F.<br />Перетворення отриманої МДНФ&#160; &#160; відбувається так, щоб<br />представити її у вигляді комбінації операцій, що виконуються базовими елементами, на яких буде реалізований проектований пристрій. Базові елементи найчастіше виконують функції&#160; &#160;І-НІ,&#160; &#160; АБО-НІ,&#160; &#160; І-АБО-НІ. При цьому перетворення МДНФ виконується наступним чином. <br />При реалізації на елементах І-НІ отримана МДНФ перетворюється в інверсно-кон&#1523;юнктивну форму&#160; за допомогою подвійної інверсії та перетворення інверсії диз'юнкції імплікант у кон&#1523;юнкцію їхніх інверсій за допомогою&#160; &#160; теореми&#160; &#160;де Моргана. Наприклад:<br />&#160; &#160; &#160; &#160; &#160; <br />F=BD+ACD+ABCD=BD*ACD*ABCD.</p> <p>B&#160; результаті отримано вираз, що містить тільки операції І-НІ, що безпосередньо реалізується логічною схемою з відповідним чином з'єднаних елементів І-НІ(рис.11.1,а)<br />При реалізації на елементах АБО-НІ використається інверсна МДНФ, що перетворюється в інверсно-диз'юнктивну форму шляхом подвійної інверсії кожної імпліканти та перетворення їх у диз'юнкцію вхідних змінних або їхніх інверсій за допомогою теореми де Моргана. Наприклад:</p> <p>F = BD+ ABC+ACD+ BCD =BD*АВС*ACD*DCD</p> <p>В отриманому логічному виразні містяться тільки операції АБО-НІ, тому він реалізується логічною схемою з елементів АБО-НІ (рис.11.1,6).<br />Якщо при об'єднанні виходів елементів АБО-НІ виконується операція «Монтажне» АБО, то в якості вихідної використається МДНФ функція, імпліканти якої перетворюються в інверсії диз'юнкцій (диз&#1523;юнктивно-інверсна форма за допомогою подвійної інверсії та перетворення де Моргана.<br />Відповідна&#160; логічна&#160; схема&#160; показана&#160; на&#160; рисунку11.1,в.<br />При реалізації на елементах І-АБО-НІ також використовується інверсна МДНФ, що безпосередньо виконується одним елементом даного типу (рис. 11.1,г).<br /><br /></p> <p>в) г)</p> <p>Рисунок 11.1. – Реалізація комбінаційної схеми на елементах І-НІ<br />(а), АБО -НІ (б), АБО-НІ, «Монтажне» АБО (в), І-АБО-НІ (г)</p> <p>Після перетворення МДНФ виконується синтез логічної схеми шляхом відповідного з'єднання обраних логічних елементів, на входи яких подаються логічні змінні або їхні інверсії. Якщо необхідні інверсії змінних не поступають від попередніх логічних схем, то на вході проектованого вузла або блоку додатково включається каскад інверторів (рис. 11.1,а). Часто вхідні каскади виконують функції інверторів-повторювачів, змінні на виходах яких представляються як в інверсному, так і в прямому вигляді (рис. 11.1,6,в). Включення таких каскадів знижує вимоги до навантажувальної здатності попередніх схем. Ці каскади можуть також служити як транслятори логічних рівнів, забезпечуючи захист від вхідних перешкод та дозволяючи використовувати для реалізації логічних функцій більш швидкодіючі елементи.<br />Виходячи з викладеного, будь-яка логічна функція може бути реалізована за допомогою двох послідовно з'єднаних каскадів з елементів І-НІ чи АБО-НІ (рис.11.1). Число елементів у першому каскаді та відповідно число входів елементів у другому каскаді дорівнює числу імплікант у МДНФ або інверсної МДНФ. Число входів елементів першого каскаду дорівнює числу змінних, що входять у ці імпліканти. Для виконання заданої&#160; функції&#160; можуть знадобитися елементи з більшим числом входів М, тоді як логічні елементи бібліотек для проектування ВІС, зазвичай мають М&#160; = 4...5. Щоб реалізувати такі функції, необхідно виконати декомпозицію МДНФ або інверсної МДНФ.<br />При компонентній реалізації синтезується оригінальна електрична схема всього вузла, що проектується,&#160; або елементів, що входять у його склад. При синтезі можна використати метод струмових графів. В результаті для кожного отриманого варіанта МДНФ створюється кілька варіантів реалізації електричної схеми.<br />Таким чином, на даному етапі звичайно формуються декілька схемотехнічниих варіантів вузла, що проектується.<br />Аналіз синтезованих схем виконується з метою перевірки відповідності їх параметрів вимогам технічного завдання та вибору найбільш вдалого схемного варіанта. На даному етапі визначаються основні характеристики отриманих схем (у першу чергу споживана потужність і затримка перемикання), а також перевіряється виконання наведених у технічному завданні обмежень на такі параметри, як завадостійкість, коефіцієнт розгалуження, робочий діапазон температур і напруг живлення.</p> mybb@mybb.ru (admin) Wed, 28 Dec 2011 00:35:42 +0400 http://mikroshema.hitbb.ru/viewtopic.php?pid=12#p12